ifpga 发表于 2014-4-9 15:56 
没人帮得了你
只能自已查代码
看是不是那几根信号没有连好
信号应该连好了，直接是整个端口与其它相连，这个RAM在仿真的前半段读写数据正常。这个是modelsim仿真，读写信号应该没问题。
接受的ddr2数据也正常，图片中的写数据时dout与din一样，但后面读数据部分位就有问题。RAM的读写比较简单，几行代码本身应该没问题，之前仿真过。出现这种部分位为高阻的情况，很奇怪。
如果是ddr2 RAM读写有问题，可以看verilog代码，找到对应的，但双端口RAM的IP核源代码是逻辑门。
PS：我不觉得这个是很低级的问题。
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