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[FPGA] 关于FPGA时钟管脚

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 楼主| 3008202060 发表于 2014-6-23 10:20 | 显示全部楼层 |阅读模式
FPGA, 时钟, 管脚, 电路, 电路图
我电路图中这样的连接正确吗？ 时钟ECKDB连n还是p有讲究吗？多谢多谢

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 楼主| 3008202060 发表于 2014-6-23 15:14 | 显示全部楼层
自己顶一下。。
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hank2014 发表于 2014-6-24 09:17 | 显示全部楼层
我用的sp3的，没问题，连n或者p都可以
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 楼主| 3008202060 发表于 2014-6-24 09:56 | 显示全部楼层
hank2014 发表于 2014-6-24 09:17
我用的sp3的，没问题，连n或者p都可以

好的 谢谢
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Ruihuan 发表于 2014-7-8 15:46 | 显示全部楼层
亲 你若用是的差分时钟必须严格按照P/N来接，一般的话不存在问题
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 楼主| 3008202060 发表于 2014-7-17 15:23 | 显示全部楼层
Ruihuan 发表于 2014-7-8 15:46
亲 你若用是的差分时钟必须严格按照P/N来接，一般的话不存在问题

谢谢~~ 不是差分信号
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