FPGA内置RAM核读写

发表于 2014-7-18 11:05

请教一下，我用的16位，FPGA内置RAM的DATAIN跟DATAOUT是分开的，也就是一共32个引脚，有没有并到一起的总线形式，而不是输入与输出数据线是分开的？

发表于 2014-7-18 23:22

内核直接写地址就行的

发表于 2014-7-18 23:22

没有说的这么麻烦的

发表于 2014-7-21 08:56

gaochy1126 发表于 2014-7-18 23:22
没有说的这么麻烦的

内核直接写地址是什么意思？写地址与读地址也是分开的，INPUT跟OUTPUT是分开的，能不能用成INOUT型的？

发表于 2014-7-21 21:52

发表于 2014-7-22 11:54

地址线并到一起了，输入输出数据线是不是还是不能并到一起？？？

发表于 2014-7-22 11:54

gaochy1126 发表于 2014-7-21 21:52
http://wenku.baidu.com/link?url=Zpf1GLOb9y2sEVduCsO_x5kUr6XA3YXamlgjnMot-ZZos--velyq_PdLYc3QfQ_a3ErG ...

地址线并到一起了，输入输出数据线是不是还是不能并到一起？？？

发表于 2014-7-22 17:23

没有这么做的，不知道楼主遇到什么问题了？

发表于 2014-7-23 10:35

gaochy1126 发表于 2014-7-22 17:23
没有这么做的，不知道楼主遇到什么问题了？

主要占用FPGA引脚太多~其实也不是大问题~

发表于 2014-7-23 11:18

mitianhui9 发表于 2014-7-23 10:35
主要占用FPGA引脚太多~其实也不是大问题~

你是做sopc？

发表于 2014-7-23 11:21

差不多吧，反正就是DSP加FPGA双核处理器实现一个控制系统，有很多控制模块，所以希望尽量少占资源~

发表于 2014-7-23 11:21

gaochy1126 发表于 2014-7-23 11:18
你是做sopc？

差不多吧，反正就是DSP加FPGA双核处理器实现一个控制系统，有很多控制模块，所以希望尽量少占资源~

发表于 2014-7-23 11:22

用SDRAM

发表于 2014-7-23 17:27

mitianhui9 发表于 2014-7-23 10:35
主要占用FPGA引脚太多~其实也不是大问题~

简单双口RAM读写时序是很好控制的，如果你改成单口RAM后，地址线会合并，控制复杂且做不到你想要的数据线合并。
建议你用简单双口RAM，读、写数据地址都独立，然后再写一段代码把数据合并在一起。

发表于 2014-8-14 16:02

gaochy1126 发表于 2014-7-23 11:22
用SDRAM

可不可以把输入数据线和输出数据线直接接到一起？输入的时候输出数据线是高阻态，输出的时候输入数据线是高阻态，互不影响，应该不用再编什么外部程序了吧~

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