|
现在想用ARM7的GPIO口和FPGA通信，FPGA中烧得是一个编解码器的verilog代码，仿真波形符合要求，综合通过。本来想得很简单，写个软件驱动也就是实现verilog的测试文件功能就可以了，哪知道软件代码写好了不是这回事。两边时钟统一了，能接收到FPGA那边的反馈信号，但接收到的解码数据就是不对。<br /> 后面考虑到了执行指令也需要时钟周期，想把这个计算进去，但感觉时间很难控制，希望高手指点。 |
|
楼主
