关于FPGA时钟信号输入要求
2024-11-11 11:21
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不大可能，你程序有问题吧
3.3V的bank高电平差不多2.3V左右哦才有效，你可以把这个晶振连接到1.2V、1.8V的BANK，或者换一个同封装CMOS ...
上图纸，你晶振连接FPGA的bank是多少伏？
资料分享《运算放大器权威指南》第三版
2025-1-16 16:11
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谢谢分享
隔直电容后加偏置电压引起波形变形，为什么？拜谢
2024-4-17 13:46
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如图所示，信号经过隔直电容后通过电阻分压抬升信号。仿真没问题，但是实际上通过LDO供电可以，如果是通过 ...
收纳测试线的东西叫啥名称
2024-3-19 22:59
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为什么无源陷波器比有源陷波器效果要好？
2024-1-3 10:23
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运放出来正负电压的波形如何抬升负电压部分电路
2024-1-9 09:56
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ADC的分辨率选型
2023-12-14 14:06
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求助关于MOS管的问题
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2023-11-17 09:05
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2023-9-22 15:58
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2023-9-7 08:07
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2023-8-30 16:29
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用TINA仿真运放的带宽，为什么差别这么大？
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