初学fpga的教训,供大家批判
2013-3-5 23:40
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很多东西亲身体验了才懂。谢谢楼主的分享，以后会多加注意。
华为_大规模逻辑设计指导书(pdf) 下载链接
2013-3-8 08:16
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:handshake
CPLD烧写问题，急！
2013-3-3 15:44
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器件和代码不匹配吧
经典FPGA_开发板原理图 分享
2013-3-10 19:33
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一边分享一遍顶
Altium Designer官方超酷pcb布线视频下载（共六集）
2023-3-10 11:15
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顶顶
[EDA版迎新年活动]领奖啦～～
2013-3-7 15:20
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别急。猴哥很忙
谁做过fpga接受spi通信数据？
2013-3-5 13:43
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这个要看芯片的数据手册啦
大家**下~
2013-3-7 16:36
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不是跑过去的，以前的帖子都没了吧
奇怪，不能输出占空比各50%的方波
2013-3-2 13:50
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先仿真，一步一步来，做东西不能急，也不要嫌麻烦。
具体问题我感觉还是在于时序没搞清楚。
...
首先，EnPulseOut和Temp_EnPulseOut 你在代码里用不着能不能去掉啊？
然后，你的EnPulseCNT是怎么来的？不 ...
CLOCK_DEDICATED_ROUTE = false 貌似后面出来的系列都需要这句来约束时钟，具体原因希望高手来帮忙解释下； ...
上一个问题还没解决么？一个问题一个问题的解决，兄弟！
异步时钟引入问题
2013-3-5 19:07
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感谢猴哥
以上问题都是在代码里实现的，不是设置出来的。还有，第二个问题无解。。。 ...
代码里面写
Range后面的值范围
2013-3-5 22:03
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分别查看综合和编译结果就知道了
跟建立时间和保持时间有关系吗
2013-3-7 15:04
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学习了！
关于ise接受sdk数据的时间问题
2013-3-7 14:58
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不懂
VHDL这么写，有什么错？
2013-3-8 21:21
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else if ——> eslif
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