modelsim编译xilinx仿真库的问题
2012-2-21 10:38
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版本是否配套，不配套容易出现你的问题，集成环境下，编译不通过
请教关于Verilog定义的memory的初始赋值问题
2012-2-18 12:52
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BRAM是片上存储用的可以作RAM用也可以初始化一些数据即ROM，生成时增加.coe文件就可以了 ...
为啥不用ROM呢？偏偏选择二维的语言表达，看不懂你们这么设计
求助：读取fifo的数据问题？
2012-2-28 11:10
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嘻嘻
请教ISE中如何进行多周期约束?
2012-2-18 12:52
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clk_b是clk_a中的下一级FF的使能信号一类的。
嘻嘻，有的，
NET "clk_a" TNM_NET = "clk_a";
TIMESPEC "TS_clk_a" = PERIOD "clk_a" 10.0 ns HIGH 50%;
N ...
ISE仿真时间问题
2012-2-18 17:15
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仿真时间太长了啊，
乘法器的时钟裕量显示不够,请教怎么处理啊?
2012-2-18 12:56
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No thanks,呵呵
90ns左右，需要加上5%－10%的余量
将乘法器输出打一个时钟节拍在到RAM试试，
1，生成时选择流水的时钟的最佳延时（在生成的选项中细细找）
2，或自己写乘法器，无符号的乘法器好办，有 ...
点击时序约束编辑器老说已经运行了,怎么回事?
2012-2-17 19:41
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这种打开方式不好，直接用text打开.ucf较佳
方法，直接新建.ucf的文本，然后添加到工程，以后要修改时选中
...
virtex5 中文手册
2013-2-26 15:45
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呵呵
真的糊了,DCM输入时钟约束到底该按哪个计算?
2012-2-20 14:16
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嘻嘻，
约束时钟按接口输入的时钟约束即可，经过DCM分频或倍频的时钟软件会帮你自动约束。
这个地方，如果 ...
请教应该怎样加约束?
2012-3-22 13:31
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恩，呵呵，顶下，:lol
PCB的走线延时很短的，最常见的板子材料，1000mil约180ps的时间。时钟是100M，周期10ns，时钟前后有约5ns的 ...
对输入DCM的时钟做周期约束这是必需的。其他的没有什么要做了，在DAC的输入端，如果DAC使用的是同沿采样的 ...
痛苦的过程,好的结果!
2012-2-21 17:04
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用HDL语言吧，语言比原理图方便的多哈
关于ISE调用modelsim仿真的问题
2012-3-3 21:50
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是，修改.ini的属性，将只读去了，就不必了
在仿真界面点中芯片，在左边中部有Compile HDL Simluation Libraries，双击编译一下就可以了，时间会很长， ...
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