综合报告的问题
2011-3-11 17:39
- FPGA论坛
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当你的slice几乎全被占用时，一些lut可能还没有被占用，此时就可以把一部分slice中的lut拿出来完成其他的功 ...
求教vhdl一个语法的问题，希望大家可以进来看看
2011-3-15 19:59
- FPGA论坛
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高阻态不是由时钟触发的，加上个使能信号即可
ModelSim-Altera仿真时出现的问题。
2011-3-18 08:42
- FPGA论坛
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就是把组合逻辑的输出经过D触发器用时钟进行采样的意思，简单来讲，如果一个时钟节拍的周期大到足以避开那 ...
因为你设计的是纯组合逻辑，所以会出现你看到的毛刺，用时钟打一下就可以了
wlf文件是用来保存仿真结果的， ...
EDACN论坛是不是没了？
2011-3-18 13:16
- EDA 技术
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期待着edacn的老id们能经常来这里，续写前缘:)
俺现在是天天泡在qq群里面呢
早就没有了，可惜啊
高速乘除运算，FPGA的选择
2011-3-24 23:36
- FPGA论坛
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继续优化除法
先做算法的优化
ISE: place and route report?
2011-3-21 10:56
- FPGA论坛
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是指未被布线的资源数，但这里的这些阶段是什么意思，都是干什么的，就要请Xilinx的人士来给解释了 ...
软件仿真VHDL语言的一个问题
2011-7-9 16:46
- FPGA论坛
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对FPGA内部结构特性没有仔细研究就看是写代码了吧？FPGA设计好比小孩玩的积木，就那么多形状，要想玩又好又 ...
用vhdl写的mp3解码
2012-4-2 22:05
- FPGA论坛
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Project Description:
In this design, the decoding process of MP3 decoder works as described as foll ...
请问xilinx的fpga怎么看乘法器数目
2011-4-20 19:55
- FPGA论坛
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看data sheet，如果有硬件乘法器会注明有多少的
xilinx培训会进行中...........
2011-6-24 15:27
- FPGA论坛
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在哪里呢？
建议征集-FPGA设计大赛
2011-4-20 19:39
- FPGA论坛
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这个有很多需要事先分析并确定的：
1. 目标市场是哪里：“赛灵思合作伙伴”的产品定位、目标市场、目标受众 ...
同步复位和异步复位的讨论
2011-4-1 16:34
- FPGA论坛
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那该如何约束呢？
综合器识别出输入打两拍再接BUFG后，会根据输入约束安排合理的BUFG，是这个意思吗？
这里的约束就用Offset ...
In short words, recovery and removal timing are setup/hold constrains for set/reset pins.
其实我的 ...
ASIC设计中对reset信号要分析removal之类的时序，altera似乎也是这样，xilinx如何处理的呢？用offset in来 ...
如果你的系统时钟是连续的话，你可以使用将Reset信号打两拍，然后上BUFG的方式。
你如果这样做了，Xilinx ...
CCLK是怎样产生的?
2011-4-18 21:20
- FPGA论坛
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记得好像是内部配置管理电路使用了内置的一个晶振，大概是几兆，具体的情况还是查下数据手册吧 ...
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