Chipscope信号无法找到的解决方案
2014-3-24 11:27
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猴哥，我在Verilog中在module后面的端口声明中家了output status/*synthesis syn_keep=1*/,status还是看不 ...
很受用啊，最近刚好遇到这个问题。。。
Xilinx携手科通启动Zynq-7000 EPP全国6地巡回专题研讨会
2013-1-31 09:21
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是不是结束了啊。。。。
ISE约束文件*.ucf的写法
2013-1-28 20:56
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不错哦，谢啦。。。
在ISE中插入EDK程序
2013-1-31 09:36
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与ISE通信的IP是自己生成的GPIO吗？
Zynq的教学视频
2013-1-30 08:51
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谢谢分享。
在SDK中读写DDR2的问题
2013-1-26 14:57
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昨天测DDR电压为1.9V，应该是1.8V，后来改了也不行，大部分是硬件问题了。如果是硬件问题，当DDR存储不能 ...
指针用了，也卡死在那，程序是在block ram中运行的，
指针也用了，也卡死在那，程序是block ram中运行的
MCB中的数据分配
2013-1-30 20:03
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就是想理解他是怎工作的，:)
好的，谢谢啊
好的，谢谢，都是有效，那这32bit的数据就是分为两个16bit存储于ddr存储器的两个连续存储空间，低16bit先 ...
DDR3的CLK和CLK#的端接问题
2013-1-29 11:37
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收益了哦。。。。
领奖截止日期：2月28日，大家早点啊
2013-2-22 16:01
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来一个。。。
能否在DCM输入频率变化的情况下，其输出频率不变
2013-1-29 14:16
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有其他的稳定时钟的话就可以用这个时钟经过PLL直接产生27MHz了
频率不同是给不同的M、D，这个要在PLL文件中加个判断，不知行不行。我没做过，就是讨论一下哈:)。。 ...
EDK中输入时钟
2013-1-30 15:36
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谢谢啊，那么EDK中的USB的IP核应该是为ULPI接口专门写了个输入输出的模块，不然USB的60MHz的时钟无法引入 ...
Verilog assign和always 注意事宜
2013-3-18 17:14
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敏感变量不用时钟沿，用阻塞赋值
always也可以实现组合逻辑哦
如何操作软核中的GPIO？
2013-2-17 18:07
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在安装目录下\ISE_DS\EDK\doc%usenglish\xilinx_drivers_api_toc.html,打开他，里面有各种IP核的API函数的 ...
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