UCF & XCF的区别
2011-6-19 22:05
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lz有例子说明XCF约束的重要性吗？---仅用UCF约束无法实现的
以Spartan3E开讲Xilinx FPGA 内部结构（10.5更新，位于88楼）
2015-7-30 11:35
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大圣继续啊，难道手册都讲完了
请问专家GoldSunMonkey
Logic Cell 是不是Altera中和CLB相同模块的叫法？
那不就是弱上拉吗？呵呵。
47# GoldSunMonkey
LZ辛苦了，请教一个问题：
按您的说法在上电和配置阶段IO都是高阻上拉，请问这时用 ...
ISE综合常用的设置选项详细解释(zz)
2011-6-19 21:28
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RAM、ROM采用LUT还是BLOCK 很关键是吧
请问在哪些方面体现出来？
《原创》 DCM简介
2012-7-5 23:11
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Tiopick除了IBUF的延迟，可能还要加上IBUF到IFF D端的布线延迟.
从给出的description来看，应该包括。
不 ...
我在spartan3e手册中没有看到TIOPI这个参数，但有两个类似的
TIOPICK和TIOPICKD，不知您说的是它吗？不明 ...
《原创》 offset理解
2011-6-30 13:34
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关于第一个问题，嗯，您说的对：setup时间可能会由offset out时间计算出，但hold时间呢？
这个问题也一直困 ...
dual-port ram代码问题
2012-4-1 11:27
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你可以试试直接例化dpram的方法
恩，高人啊。同样的功能
代码简洁清晰很多。
请教关于源同步设计中时钟相移的问题
2011-6-20 16:29
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第二个问题：源同步，我感觉也是需要两个dcm，输出给外部器件的时钟，说不定还要经过fpga引脚进行反馈，这 ...
我也是这样做的，第二个DCM做相移调整，时钟输出提供给外部芯片。
相移可以用static phy方式，也可以使用 ...
89美金的Spartan-6开发套件
2011-6-18 16:16
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折合*币多少钱
spartan 6和virtex5 的的bufio 问题
2013-8-3 11:27
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没看明白你的问题
v5的bufio你的理解很对啊，源同步时钟接Clock Capable I/O引脚。
s6的bufio应该一样使用 ...
关于RLOC约束提供时序性能的问题
2011-7-6 21:06
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印象中本版有讲过RLOC的用法，你搜搜
赛灵思中国通讯39期--先睹为快!!
2011-9-7 01:12
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斑竹这期的中文通讯有欧的了吗？
FPGA的开发流程和关键步骤的含义
2011-7-20 20:55
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完全不同意关于关键步骤的含义。
大家自己可以ISE->help查询到以下内容：
After synthesis, you run design ...
EDK的问题file fileset.txt could not be opened
2013-5-28 23:03
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LZ别急，现在单位装的是11.5
我家里装的是10.1，等我回家，把正确的给你发上来 ...
我已经解决过了，
将你的环境变量图片发上来
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