关于ise接受sdk数据的时间问题
2013-3-7 14:58
- FPGA论坛
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- 2027
写的有点多，还请大家有点耐心看完，给点意见，谢谢！
跟建立时间和保持时间有关系吗
2013-3-7 15:04
- FPGA论坛
- 17
- 2765
请过来人指点。
异步时钟引入问题
2013-3-5 19:07
- FPGA论坛
- 9
- 2015
请问，怎么实现，能给个简单的例子吗，谢谢！
异步时钟问题，应该是在输入脉冲加入D触发器，输出脉冲加D触发器，请问在哪里设置？请大家指点一下，谢 ...
奇怪，不能输出占空比各50%的方波
2013-3-2 13:50
- FPGA论坛
- 9
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xinlinx 芯片比较奇怪，在altera中就可以实现，是实际的波形输出，不是仿真。 ...
上一个问题犯了一个低级错误，这次这个问题比较奇怪，可能不太好解决，找个几个FPGA高手都解决不了。 ...
肯定没问过。
同样的代码，在altera的芯片中就能够实现，谁能告诉我为何？
Bit流生成遇到很奇怪的一个问题
2013-2-25 08:18
- FPGA论坛
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没有人碰到这种情况吗？就是同样的文件，有时候能生产bit流，有时候生产bit流有错误，为何？ ...
真是奇怪，同样的文件，昨天还bit流生成不成功，出现1L错误，今天就bit流生成成功，我可以保证昨天和今天的 ...
这个问题真是很奇怪。有人碰到吗？baidu了一下，有人说是ucf约束问题，但我这种情况没有ucf文件的怎么也有 ...
输入GPIO驱动 添加不对吗？
2015-6-5 10:43
- FPGA论坛
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结贴，找到原因了，不是驱动不对。
难道我必须把4bit的驱动改成32bit的驱动才能应用XGpio_DiscreteRead这个函数，请过来人指点，谢谢！ ...
ISE差分信号怎么处理
2013-2-21 11:01
- FPGA论坛
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- 5283
谁能给个例子，谢谢
ise如何 与SDK通讯
2013-2-18 18:17
- FPGA论坛
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实现了，结贴，可惜没有满意答案。
靠技术厉害买得北上广深房子的进来聊聊
2013-6-26 21:45
- 职场生活
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给大家打点气，我们项目组10个人左右，今年有4个在北京买了房子，也没那么严重，但确认还贷压力很大。 ...
生成bit流时incompatible due to VCCO mismatch
2015-8-17 23:15
- FPGA论坛
- 9
- 6133
有人看，请指点一下，谢谢！
VHDL GPIO操作问题
2013-2-6 20:26
- FPGA论坛
- 6
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感谢ifpga和猴哥，找到原因了，结贴给分。
我就没想通**作GPIO跟std_logic的输出端口有什么关系？莫非其内部结构是LED1，LED2，LED3输出端口是由GPIO ...
baidu了一会,也没找到解决方法,谁知道指点一二,谢谢!
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