这个LVDS数据波形数据怎么解读
2024-12-6 17:59
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多谢。但这个是供应商的一个demo，就是想通过供应商的demo，想知道他们发送的是什么数据。 ...
多谢回复，很奇怪这个凹坑。
还是说我的clock的采样角度需要调整？
那这个凹坑怎么解读？
FPGA侧DDR3 pin连线，DQ，DM pin脚可以随便换吗
2024-8-9 16:13
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好的，多谢您了。
怎么没有人回复？
就是DQ，DM随便换，如上图所示意。但只是在组内换。不会跨组换。
请教14层板这么叠层处理可以吗？
2024-8-8 22:07
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好的，多谢您的提醒。改成2层叠加了，把GND层放到它们中间了。
这是一个老生常谈的问题
LVDS的clk 加了1个1:4 clk fanout 芯片，有影响吗
2024-7-21 16:05
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有人知道吗？
DDR3数据线FPGA侧可以随意互换吗？
2024-6-13 17:52
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DDR3侧是可以的，我问的是FPGA侧。
有DDR3 16Gb 芯片吗？
2024-3-31 15:37
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我知道DDR3 8Gb的芯片有MT41K1G8RKB-107，16Gb DDR3真不知道。
1.Idelay 如何添加？
2023-12-5 15:14
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波形示意
问一个基本问题
2023-9-25 08:31
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不应该是H，或Ｌ吗？怎么是数字？
不知道我说清楚没有，就是通道1，应该是1或0波形，为啥是这样？我找了半天设置，也没找到为啥这样。多谢 ...
Verilog典型电路设计 华为
2025-6-30 01:09
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8份经典的华为FPGA设计文档资料
2025-7-2 09:02
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ding.ding ding
R8是不是可以去掉
2023-9-11 22:08
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如果去掉，该怎么计算输出值，多谢。
AD相邻两层叠层如何更换次序
2024-8-10 18:20
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上图中的layer-7 和layer-8，如何互换？
SPI调试总是不通
2024-9-4 18:35
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调通了，不是标准的SPI，哎手册中也不说明。
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