Synplify pro综合教程
2019-10-8 09:43
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没用过synplify，下来看看
基于Xilinx PCIe Core 的DMA设计
2013-2-11 15:09
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谢谢楼主，
请问fpga设计的串口一定时间后输出全是0的原因
2012-7-16 21:01
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信息量太少，输出电压量过没有？逻辑如果没问题的话，考虑查电路吧
基于Xilinx+VirtexⅡ+Pro的过程级动态部分可重构系统设计与实现
2019-11-7 11:26
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这个必须谢谢楼主，正好最近有这个需求，先看看资料
生成的ip核如何编写驱动函数，怎样使用？
2012-7-9 20:58
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UART串口在EDK里面有自己的IP，直接调就行了，然后利用SDK里面的例子就可以直接用的，不需要特别的东西呀， ...
急！用VHDL做PCI管理编程
2012-7-9 21:38
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你这有两方面的问题要突破
1、首先通过逻辑实现PCI设备，可参考网上一些例子（我家里才能上网，工程实例不 ...
用CORE Generator产生PCIe Endpoint时到33%停止不动
2012-7-9 21:37
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貌似我也遇到过这种情况，好像换了个版本好了
EDK官方实验
2012-7-9 21:39
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最近正好要用EDK，感谢楼主分享
复位诀窍： 考虑局部而非全局
2012-7-17 15:42
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与我平时设计思想完全不一样，下下来看看
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