有关晶体振荡器和模拟信号的布线的问题
2014-5-15 14:35
- PCB技术
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可以,3脚应该是GND 走线靠近3脚 ,另侧再以GND敷铜
Cadence16.6的补丁Hotfix_SPB16.60.005_wint_1of1已发布，求**！！！
2015-2-7 10:32
- PCB技术
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我安装补丁后,打开ALLEGRO ,找不到LICENSE,我电脑能上网，家里另一台不上网的，确可以用 ...
【原创】DSP2812核心板原理图+PCB+BOM
2019-8-28 20:53
- DSP 技术
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yuanlan
DSP28335编程总结（详细的CAN总线说明）
2025-4-4 18:11
- DSP 技术
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学习
高薪工程师原来这么简单
2015-1-29 21:34
- 德州仪器模拟论坛
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学习
cadence165无法添加过孔
2015-2-21 18:59
- EDA 技术
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改用无FLASH PAD,再将OPTION中的WL,该位ALT即可添加VIA
有，我自己制作的中间层为flash_pad ，我还是仔细检查FLASH， 谢谢
libpath有devpath、padpath、parampath、psmpath四个路径都有添加，via12是通过CONSTANTS〉PHYSICAL〉VIAS ...
请同行指导
生成pcb问题，在keep_out_layer层上问题？
2015-2-7 10:25
- PCB技术
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不知你用那一款EDA操作,ALLEGRO,PADS,.....
ALLEGRO中如何设置可以使元件边框超出PACKAGE KEEPIN时不出<K,C>报错
2015-2-21 18:58
- PCB技术
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制作封装时，只保留引脚部分，即可。或者将允许摆放区域加大。
深度讨论传输线阻抗匹配
2014-5-2 22:55
- 电子技术交流论坛
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还有后面的负载是什么
请问信号源是什么？
求助【logic拆分的元件导入不了layout中】求解~
2015-2-21 19:00
- EDA 技术
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- 2054
应该时制作PART时,出错
Candence无法生成网络表 求大家指点哈 DRC已经检查通过了
2015-2-21 18:59
- EDA 技术
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- 3603
你用个4PIN的连接器,就可以
这个图的VCC IN OUT GND 发都没有封装,无法生成NETLIST
pcb edit 连线有偏差，如何修正
2015-4-25 18:30
- EDA 技术
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谢谢
再说明PAD用的INCH，BACKET用MM
如何降低高速运放THS4001的温度
2014-5-16 11:05
- 模拟技术论坛
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原因查清了,用红外温度计扫描,是其中一个放大器放大增益太高,我将增益调到3倍,温度下来,只能再加一级放大 ...
如何降低THS4001 的温度
2014-5-16 10:59
- 德州仪器模拟论坛
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本贴终于转到TI论坛
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