求教有关FPGA的内部RAM~
2011-11-29 20:02
- FPGA论坛
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RAM 是里面固定的资源，一般可以通过工具生成
请问FPGA实现顺序语句的机制是什么呢？
2011-12-20 21:06
- FPGA论坛
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顺序的 其实就是组合逻辑
LVDS串并转换
2013-4-24 16:02
- FPGA论坛
- 13
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LZ 能不能给给方案 ，
你的速率是多少 ，主时钟是多少？
这种情况买开发板有必要吗？
2011-10-3 18:18
- FPGA论坛
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可以买块 耍耍 ，先把仿真玩好
verilog如何才能检测边沿信号
2011-10-3 22:21
- FPGA论坛
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3 楼的是标准做法
电子这行真难做啊,要改行了.
2011-9-17 15:39
- 新手园地
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少壮不努力 老大做IT ，
有没有计算平方和的芯片
2011-9-9 11:16
- 模拟技术论坛
- 10
- 2844
试试 cordic算法
NIOS软核美国根本没人用，都是厂家忽悠，还是别学了！
2016-1-23 12:35
- FPGA论坛
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确实是这样的，对fpga感兴趣的 同学们，还是好好学习逻辑设计实现比较好些，如果真的要学什么nios，那还不 ...
请教等精度测频问题
2011-9-7 20:56
- EDA 技术
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是不是这样啊
1# sz130
什么是等精度？
verilog 某处多一个if语句便运行不正常的问题
2011-9-26 13:24
- FPGA论坛
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程序蛮混乱的，
给 LZ 几个个编码建议
1 组合逻辑用阻塞赋值 用always@（*）
2 时序逻辑用非阻塞赋值 ...
新手对消除跨时钟亚稳态同步器方法的疑惑。
2011-10-24 10:49
- EDA 技术
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你说的没有错，但是一般的两级触发器的形式 一般只是用做 脉冲信号的传递时钟域，如果你需要把一个时钟域内 ...
verilog 求余计算，综合时出错
2011-9-2 08:50
- EDA 技术
- 6
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取余只可以用做不可综合用，可以试试这样
假设一个2进制数为 （d7d6d5d4d3d2d1d0）2
然后 除以10 对应的余 ...
新手到学fpga彻底迷惑了！求助！！
2011-11-7 23:36
- FPGA论坛
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产生一个时钟的模块 把两个模块连接起来就可以了
initial
begin
forever clk = #5 ～clk；
end ...
感觉模电太难了，想学数电了，可以吗？
2011-9-4 10:10
- 模拟技术论坛
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学fpga 吧 最简单
FPGA实现串行码流解码问题
2011-10-20 13:19
- EDA 技术
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时钟同步考虑的 ，建议lz给个具体应用 大家一起看看
Verilog 编写时序遇到的问题，高手帮忙
2011-8-26 23:04
- FPGA论坛
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延时不可以综合 ，写个状态机或者计数器，在什么时候片选拉下去 什么时候 wr啦上去， ...
wire和reg的问题
2011-9-12 20:23
- FPGA论坛
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记住 这2点 就可以了，不要扣语法，真正用到的就那两句
1： wire 型 用在要用assign 赋值的信号，或者用 ...
新手~一段很简单的代码~
2011-12-3 21:41
- FPGA论坛
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没有看懂 就这样不久行了吗？
assign result = main &(a | b)
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