电子这行真难做啊,要改行了.
2011-9-17 15:39
- 新手园地
- 69
- 12699
少壮不努力 老大做IT ，
verilog 求余计算，综合时出错
2011-9-2 08:50
- EDA 技术
- 6
- 8771
取余只可以用做不可综合用，可以试试这样
假设一个2进制数为 （d7d6d5d4d3d2d1d0）2
然后 除以10 对应的余 ...
NIOS软核美国根本没人用，都是厂家忽悠，还是别学了！
2016-1-23 12:35
- FPGA论坛
- 68
- 33995
确实是这样的，对fpga感兴趣的 同学们，还是好好学习逻辑设计实现比较好些，如果真的要学什么nios，那还不 ...
verilog如何才能检测边沿信号
2011-10-3 22:21
- FPGA论坛
- 13
- 6503
3 楼的是标准做法
兴奋！儿子第一次站起来（看视频）！
2011-7-12 20:36
- 电子技术交流论坛
- 43
- 12421
标题党
深夜发帖，大家一起来帮忙分析一下这个电路。
2011-5-13 13:19
- 模拟技术论坛
- 19
- 2948
:Q:dizzy:
quartus的界面如何恢复
2011-5-25 08:28
- FPGA论坛
- 10
- 9630
直接用qsf吧
求助（有图有真相）
2011-5-24 23:21
- FPGA论坛
- 1
- 2014
写的有点乱，先看看规范吧
FPGA实现串行码流解码问题
2011-10-20 13:19
- EDA 技术
- 10
- 3523
时钟同步考虑的 ，建议lz给个具体应用 大家一起看看
感觉模电太难了，想学数电了，可以吗？
2011-9-4 10:10
- 模拟技术论坛
- 24
- 10525
学fpga 吧 最简单
Verilog 编写时序遇到的问题，高手帮忙
2011-8-26 23:04
- FPGA论坛
- 7
- 2708
延时不可以综合 ，写个状态机或者计数器，在什么时候片选拉下去 什么时候 wr啦上去， ...
新手到学fpga彻底迷惑了！求助！！
2011-11-7 23:36
- FPGA论坛
- 3
- 2229
产生一个时钟的模块 把两个模块连接起来就可以了
initial
begin
forever clk = #5 ～clk；
end ...
新手对消除跨时钟亚稳态同步器方法的疑惑。
2011-10-24 10:49
- EDA 技术
- 2
- 2895
你说的没有错，但是一般的两级触发器的形式 一般只是用做 脉冲信号的传递时钟域，如果你需要把一个时钟域内 ...
请教等精度测频问题
2011-9-7 20:56
- EDA 技术
- 3
- 2479
是不是这样啊
1# sz130
什么是等精度？
verilog 某处多一个if语句便运行不正常的问题
2011-9-26 13:24
- FPGA论坛
- 6
- 3660
程序蛮混乱的，
给 LZ 几个个编码建议
1 组合逻辑用阻塞赋值 用always@（*）
2 时序逻辑用非阻塞赋值 ...
有没有计算平方和的芯片
2011-9-9 11:16
- 模拟技术论坛
- 10
- 2844
试试 cordic算法
wire和reg的问题
2011-9-12 20:23
- FPGA论坛
- 5
- 2576
记住 这2点 就可以了，不要扣语法，真正用到的就那两句
1： wire 型 用在要用assign 赋值的信号，或者用 ...
这种情况买开发板有必要吗？
2011-10-3 18:18
- FPGA论坛
- 3
- 2881
可以买块 耍耍 ，先把仿真玩好
2
3
近期访客