晒晒新做的CYCLONE IV核心板 EP4CE15 共享原理图和测试程序
2025-8-3 23:55
- FPGA论坛
- 1502
- 188939
mark
放一些我 iCore2 ARM / FPGA 双核心板的资料,独家资料 高清大图
2024-2-22 08:16
- FPGA论坛
- 398
- 61944
mark
Kinetis系统时钟说明之中篇（中文文档）
2019-1-11 15:13
- 恩智浦MCU论坛
- 935
- 63168
mark
怎样将模拟信号解调成数字信号，用VerilogHDL实现
2015-5-29 10:08
- FPGA论坛
- 3
- 1615
这个输入不已经是数字信号么，经过ad后为msk编码，只需要做编码转换
verilog快速掌握之程序设计
2015-5-29 10:19
- FPGA论坛
- 2
- 1032
mark
verilog使用规范
2015-6-9 10:51
- FPGA论坛
- 3
- 1218
mark
FPGA实战演练逻辑篇28：USB和UART串口子板设计概述
2015-5-29 10:20
- FPGA论坛
- 1
- 1019
mark
FPGA实战演练逻辑篇29：CH376之USB电路设计
2015-5-29 10:17
- FPGA论坛
- 1
- 1471
mark
怎么样才能摆脱fpga工具的束缚？？
2015-5-29 09:24
- FPGA论坛
- 3
- 961
谢谢，我也想了想工具是辅助，辅助越多当然越好。主力才是真正具备导向的作用，我应该选择一个领域去学习 ...
难道没有同感么
调试一个UART程序，用verilogHDL写的
2015-9-3 09:23
- FPGA论坛
- 4
- 1693
你把代码挂上来不就行了么
48位的数比较大小如何优化
2015-6-11 08:55
- FPGA论坛
- 6
- 1546
你最好附上你设计的代码
分享一个教程，给力的很。MATLAB从入门到精通
2022-6-13 08:45
- 平台与系统开发
- 808
- 60232
留图又留种，薪水往上走！
请问ISE中fifo编译警告如何消除
2015-8-18 17:32
- FPGA论坛
- 0
- 1222
example:
WARNING:Pack:2874 - Trimming timing constraints from pin
gtx_module_inst/gtx_to_fifo_ip_ ...
约在金秋9月！上传之星是你吗？
2016-1-19 15:36
- 活动专区
- 54
- 8395
是否fpga所有寄存器都需要复位，意义何在
2016-1-18 09:51
- FPGA论坛
- 2
- 1715
怎么约束逻辑在bank里面，求刺！
2016-1-26 20:26
- FPGA论坛
- 0
- 804
【活动结束】学习国产Kungfu芯片知识，赢取大奖
1502885648
- 166
- 18086
MATLAB2017官方提供中文教程，我打包成PDF了
2024-6-24 08:56
- 平台与系统开发
- 945
- 98739
Python爬虫教程
2024-4-9 19:50
- 平台与系统开发
- 392
- 35753
2
3
近期访客