高扇出信号 时序如何优化？
2013-6-9 09:36
- FPGA论坛
- 5
- 2247
手动布线 不了解，看来需改变逻辑功能
是 时钟使能信号，给几十个相同模块，未保留层次
最经在用Virtex-5，布线后时序分析一条路径不满足，该信号为高扇出信号，如下图所示：
综合属性 ...
ZYNQ 702评估板引脚安排失败
2013-3-12 21:54
- FPGA论坛
- 7
- 4152
致“赛灵思FPGA世界论坛”网友信
2013-2-27 18:47
- FPGA论坛
- 22
- 4132
推荐一个高速FPGA
2013-1-24 08:57
- FPGA论坛
- 9
- 2096
fft ip核使用问题
2013-1-7 21:02
- FPGA论坛
- 9
- 4058
如何前期分配IO－xilinx-Planahead
2015-7-7 15:23
- FPGA论坛
- 8
- 2920
关于时钟使能的疑问
2012-12-24 11:32
- FPGA论坛
- 9
- 2085
比电子工程专辑还专业的赛灵思中国通讯
2012-12-7 17:44
- FPGA论坛
- 10
- 2562
2
3
近期访客