verilog中可综合与不可综合语句（转载，侵删）
2021-1-12 10:52
- FPGA论坛
- 0
- 730
FPGA中的时序约束的两种方法（主要针对IO延迟约束）
2020-11-27 16:46
- FPGA论坛
- 0
- 583
Verilog 模块调用端口的连接规则（转载，侵删）
2020-11-27 16:45
- FPGA论坛
- 0
- 437
示波器的触发功能使用详解
2020-11-4 19:29
- 电子技术交流论坛
- 0
- 225
阻抗匹配（转载）
2021-9-29 20:44
- 电子技术交流论坛
- 1
- 2005
关于PCIE带宽的几点说明
2021-3-31 09:04
- FPGA论坛
- 3
- 999
寻找可以仿真亚稳态的软件
2020-5-19 08:35
- 电子技术交流论坛
- 4
- 583
学会SDRAM 杠精快进来
2020-5-19 13:01
- FPGA论坛
- 10
- 971
vivado关联modelsim中出现的问题
2020-5-11 17:33
- FPGA论坛
- 0
- 830
AD7960时序请教
2020-6-7 10:10
- FPGA论坛
- 7
- 2771
dBSPL、dBm、dBu、dBV、dBFS的区别
2020-11-4 10:03
- 模拟技术论坛
- 0
- 313
删除
2020-11-20 20:24
- 电子技术交流论坛
- 0
- 225
多个MMCM公用差分时钟报错
2020-12-16 09:41
- FPGA论坛
- 0
- 642
2
3
近期访客