quartus 编译的一点小问题
2013-7-20 20:52
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有点小急呢~~~
大哥 这个你可以知道呀~~~知道就告诉声哦~~
但是如果把这个设计好的lock移植到另外的系统中，再编译还是会变。这种情况下应该怎么弄呢？？ 请问大哥 ...
lock 之后不是编译一下又没了么
怎么LOCK呀？？~~~~
FPGA项目外包，高手请进
2013-11-25 16:21
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理论上还行，实际延迟达到15ns真的很有挑战性！！！！
如何知道优先编码器已编码完成？
2013-7-23 08:39
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猴哥怎么给？？ 来个例子教教俺。！
杭州启扬ARM开发板资料和7大行业开发案例需要的留邮箱
2015-7-20 16:27
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谢谢！~
VHDL编译时出现问题，求大神解读
2015-7-15 16:10
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例化的clk没有连接上, Q5:enable PORT MAP(d=>temp1,data=>tem1, enout=>rstart1);
...
求教ISE中PLL的问题
2015-7-17 09:13
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xilinx的core 修改相位只能改角度吗?不像altera的可以直接设置相位角度或者直接是延迟时间 ...
我按照例化的方式调用了PLL core, 但是综合编译出现错误说是引脚不存在..... ...
求助xilinx ISE中IP核调用问题
2015-9-9 11:20
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里面的设置可以做成可控的参数吗？，谢谢飞虎哥~~
《FPGA设计技巧与案例开发详解-第二版》全套资料包
2023-5-3 17:19
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看看先
好东西，看看
IODELAY2
2016-12-5 16:38
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有懂的大大帮帮忙~~~~ 现在编译时map通过了 但是布线过不了，报错： error：route：471 查官网给 ...
使用原语调用,编译时出现错误,说是unrouteable ,求解！！！最简单的正确的调用各信号该如何配置？ ...
这些设置做延时一致性好么？？？
请问X86硬件设计学习的资料哪有卖?
2017-2-8 15:56
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非常感谢~~！！！
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