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[Actel FPGA]

如何用时序逻辑电路和VERILOG分别实现以下的功能？

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楼主
yhhdsp|  楼主 | 2009-3-29 23:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 时序逻辑电路, CPU, 信号, 寄存器
如何用时序逻辑电路和VERILOG分别实现以下的功能？
1、一个方波信号由低变高进行置位，要求CPU能读到相应位；
2、向某一控制寄存器的相应位写1时，清相应位；写0时，不改变。

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沙发
usber| | 2009-5-9 12:57 | 只看该作者

帮顶一下，知道的朋友给解决下

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板凳
jumpoo| | 2009-5-15 14:09 | 只看该作者

这个很容易嘛

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