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[FPGA] 【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑

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 楼主| 发表于 2016-8-17 07:12 | 显示全部楼层 |返回版面||阅读模式
本帖最后由 21ic小喇叭 于 2016-8-17 09:22 编辑

本文档主要包含了 Verilog HDL语言 的八个关键问题

它们分别是:

① Verilog的抽象级别

② Verilog的模块化设计

③ 如何给端口选择正确的数据类型

④ Verilog语言中latch的产生

⑤ 组合逻辑反馈环

⑥ 阻塞赋值与非阻塞赋值的不同

FPGA的灵魂状态机

⑧ 代码风格的重要性

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发表于 2016-8-17 10:36 | 显示全部楼层 |返回版面
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发表于 2016-8-19 10:28 | 显示全部楼层 |返回版面
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发表于 2016-8-29 21:08 | 显示全部楼层 |返回版面
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发表于 2016-8-29 22:54 | 显示全部楼层 |返回版面
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浩石的板子看着不错,有钱了买一个玩玩..

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发表于 2016-9-3 22:57 | 显示全部楼层 |返回版面
学习学习!
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