[FPGA] FPGA设计过了几年后才出现的奇怪问题

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 楼主 | 2018-1-3 16:36 | 显示全部楼层 |阅读模式
2012年的时候用Quartus8.1设计了2C5作为通信主站,当时测试用下来一切正常,然后就在工程上用了这么多年,
上周一个工程现场发消息说产品出现通信问题,然后各种硬件软件测试,发现是2C5和CPU有一个信号线,CPU没摸到,所以通信就断了,而且不是所有的从站模块通信都有问题,只集中在其中的一种,而且这种模块也不是都有问题,个别现象。
最后拿Quartus12.0编译了一下再下载,问题就解决了,
总结一下,
旧版本用了5年多,第一次出现类似的问题
不是全部的通信都有问题,只存在于一种从站模块类型的部分模块,
新旧版本设计文件完全一样,旧版本用8.1,新版本用12.0编译,
请教论坛里的高手,到底是什么原因?



| 2018-1-3 17:50 | 显示全部楼层
不同版本编译器输出的烧录文件,应该属于不同的版本。
即使同个版本,不同时间编译出来的烧录文件都有可能不同的。

楼主应该把12年编译之后的二进制文件入版本库。
现在出了问题,直接查看两边的二进制差异(如果是CPU程序,则对比指令,FPGA应该是核对网表)

分析一种问题的可能性:
因为软件版本不同,所以优化能力不同。
因为器件和环境的差异,所以FPGA内部不同的布线,表现出来的效果不同。
 楼主 | 2018-1-4 08:49 | 显示全部楼层
软件版本不同,优化能力不同,确实生成的烧写文件不同。另外一个现象就是高版本的软件生成的文件,低版本无法烧录。
硬件2C5问过技术支持了,据说是没有任何变化。
发这个帖子主要就是想交流一下,当出现一些不确定的问题时,用最新版本的开发环境编译一下,可能就会解决问题.
| 2018-1-4 21:52 | 显示全部楼层
猜测:CPU以读写RAM方式和FPGA通信,那么片选、读写控制、地址总线和数据总线在时序上的先后对齐关系要保证。为了可靠要留有一定余量。也许原来的设计余量不够,新做了板子,或不同的CPU,或是不同的FPGA对引脚的延时都会有差异,可能会导致原来满足的后来就不满足了。我见到过原来用Q13编译都正常的工程,用Q15编译就是不好。我想这个原因是相同的。
| 2018-1-5 09:22 | 显示全部楼层
四五年的产品了,确定不是Flash老化问题
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