[FPGA] 保持时间与建立时间

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 楼主 | 2018-11-29 00:18 | 显示全部楼层 |阅读模式
如图,建立时间和保持时间都是针对的时钟沿,如图所示,时钟沿有一个上升的过程,图中虚线与clk上升沿的交点是什么?幅值的50%?还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点?

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| 2018-11-29 08:24 | 显示全部楼层
时钟爬升时间为时钟高电平的10%-90%时间,你图中所示的虚线,一般在定义建立和保持时间时,将其看成一个时刻,当定时时钟歪斜时,才将其细化从10%-90%,
当时钟爬升时间与时钟周期不可比时(例如爬升时间/时钟周期<10%),则分析数据建立和保持时间时可以忽略时钟的爬升时间
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