夏宇闻老师书第9章例9.4的问题

只看该作者 · 2023-3-21 14:08

我买了夏宇闻老师的Verilog数字系统设计教程（第四版）。
我看了第9章例9.4，想做一下这个实验。
建立了工程，Verilog文件编译成功。又生成了仿真文件。
结果一仿真出现错误：

请问高手，如何解决？谢谢！

只看该作者 · 2023-3-21 14:33

我又改了一下，仿真界面出现了，可是又出错了。

我打开hardreg_run_msim_rtl_verilog.do文件
发现第十二行是：vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L maxii_ver -L rtl_work -L work -voptargs="+acc" hardreg_vlg_tst
这是哪里出错了？请指教，谢谢！

只看该作者 · 2023-3-21 15:17

工程里有两个文件

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module flop(d,clk,clrb,q,qb);

input d,clk,clrb;

output q,qb;



nand #10 nd1(a,d,clk,clrb),

                        nd2(b,nd,clk),

                        nd4(d1,c,b,clrb),

                        nd5(e,c,nclk),

                        nd6(f,d1,nclk),

                        nd8(qb,q,f,clrb);

nand #9        nd3(c,a,d1),

                        nd7(q,e,qb);

not  #10 iv1(nd,d),

                        iv2(nclk,clk);

endmodule

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module hardreg(d,clk,clrb,q);

input clk,clrb;

input[3:0]   d;

output[3:0]  q;







flop  f1(d[0],clk,clrb,q[0],),

                f2(d[1],clk,clrb,q[1],),

                f3(d[2],clk,clrb,q[2],),

                f4(d[3],clk,clrb,q[3],);

                

endmodule

提示flop那个文件没有时间单位。那该怎么办啊？谢谢！