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新手学EDA，verilog HDL和VHDL两种语言如何选择？

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楼主
金木年华fly|  楼主 | 2012-12-23 10:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
EDA, verilog, VHDL, VerilogHDL, vhdl语言
想学EDA，老师上课时只教我们用VHDL语言编写，我看很多人用的都是verilog HDL，这两种语言最大的区别是什么？新手入门学哪种比较好？


求高人指点！！！

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沙发
jahnson066| | 2012-12-23 11:41 | 只看该作者
首先声明，俺不是高手，不过据我了解目前在国内用verilog的更多一些，因为verilog的语法有些像C语言，所以学起来更容易些，哈哈

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金木年华fly + 1 很给力!
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forgot| | 2012-12-23 17:14 | 只看该作者
这个问题很多新人都问过  可以自学Verilog HDL  cadence的

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地板
GoldSunMonkey| | 2012-12-24 22:09 | 只看该作者
哪种都一样。看你自己的喜好

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5楼
金木年华fly|  楼主 | 2012-12-25 09:29 | 只看该作者
谢谢回答，我知道怎么入手啦！

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6楼
金木年华fly|  楼主 | 2012-12-25 10:27 | 只看该作者
怎么结贴？

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7楼
panda_99999| | 2012-12-27 15:04 | 只看该作者
我了解的情况是：欧洲老一辈的VHDL居多，verilog的少，现在的情况是学校学SystemVerilog的多，verilog这个旧标准大学不提倡了，毕竟SystemVerilog的前身就是verilog，增加系统级描述后，SystemVerilog已经很有竞争力了。

SystemC也是一个不可忽视的HDL，很有可能取代VHDL和SystemVerilog，成为系统级HDL

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8楼
金木年华fly|  楼主 | 2012-12-28 08:50 | 只看该作者
panda_99999 发表于 2012-12-27 15:04
我了解的情况是：欧洲老一辈的VHDL居多，verilog的少，现在的情况是学校学SystemVerilog的多，verilog这个 ...

谢谢！

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9楼
justin0502| | 2012-12-28 15:54 | 只看该作者
dddddddddddd

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10楼
梅花望青竹| | 2013-1-6 23:46 | 只看该作者
选用verilog吧 这个用的人比较多了吧

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11楼
pieshy123| | 2019-11-6 22:33 | 只看该作者
公司用Verilog多一些，工程单位好像用VHDL还挺多的

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12楼
gaochy1126| | 2019-11-30 22:08 | 只看该作者
Vreilong HDL 和VHDL两者最大的区别就在语法上            

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13楼
gaochy1126| | 2019-11-30 22:08 | 只看该作者
Vreilog HDL是类c语言，而VHDL是类ADA语言。   

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14楼
gaochy1126| | 2019-11-30 22:08 | 只看该作者
verilog在工业界通用些，VHDL在大学较多。 个人觉得VHDL比较严谨

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15楼
gaochy1126| | 2019-11-30 22:08 | 只看该作者
个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C

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16楼
gaochy1126| | 2019-11-30 22:08 | 只看该作者
如果学过C语言的话，建议学习Verilog HDL。与VHDL相比，它与C语言有不少相像之处

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17楼
gaochy1126| | 2019-11-30 22:09 | 只看该作者
如果偏重底层设计的话，也是学习Verilog HDL更好一些。

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18楼
gaochy1126| | 2019-11-30 22:09 | 只看该作者
使用verilog语句写的更快更随意一些，而VHDL语法要求太严格了

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19楼
gaochy1126| | 2019-11-30 22:09 | 只看该作者
目前最主要的硬件描述语言是VHDL和Verilog HDL。                                         

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20楼
gaochy1126| | 2019-11-30 22:09 | 只看该作者
Verilog 是民用起来的。更好上手更易操作。 VHDL 最早为军用。不如Verilog好用。

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