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这几句VHDL语句啥意思？

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 楼主| nbziwei 发表于 2010-1-11 23:17 | 显示全部楼层 |阅读模式
VHDL, ev, dc, AN
if clk'event and clk= '1' then
rxd2 <= rxd1 ;
rxd1 <= rxd ;
end if;

上述主要实现什么功能？
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不爱说话 发表于 2010-1-12 21:12 | 显示全部楼层
在clk信号的上升沿，将rxd1的值赋给rxd2，rxd的值赋给rxd1
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xubaoyu 发表于 2010-1-14 20:51 | 显示全部楼层
很简单的语句:)
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onmyway12 发表于 2010-1-25 18:39 | 显示全部楼层
就是两个D触发器，延时用的。
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xiaoxuan_dy 发表于 2010-1-26 17:05 | 显示全部楼层
也可能是异步时钟域之间传递控制信号，同步用的。
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yanj121 发表于 2010-2-9 16:17 | 显示全部楼层
移位用的
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yixiupu0 发表于 2010-2-9 19:48 | 显示全部楼层
也可以是   用clk采样rxd的上升/下降沿
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zhang_2000 发表于 2010-2-22 11:40 | 显示全部楼层
2bit 的移位寄存器
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小伟哥1101 发表于 2010-2-24 21:18 | 显示全部楼层
是的，这个很基本的语法
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