求助一个always语句条件的问题

发表于 2018-4-7 08:55

在verilog中，有两个时钟信号a,b.
为什么always@(negedge a or negedge b)编译后，实验板调试，发现a的下降沿会使always内语句执行一次，正常，但是b是检测到低电平时，always内语句执行一次，不正常。
是不是语法问题，要使检测到a或b的下降沿时，执行一次always内语句的正确的写法是？

发表于 2018-4-7 09:32

你这是在处理双时钟域？换个思路吧

发表于 2018-4-8 19:38

分两次写：always@(negedge a)
always@(negedge b)

发表于 2018-4-29 20:06

是不是你内部程序的问题呢，可能在判断逻辑上村问题。

发表于 2018-4-29 20:07

建议还是通过clk进行输入控制，通过信号取反或者异或进行判断下降沿。

[Verilog HDL] 求助一个always语句条件的问题

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