RISC8位CPU设计

发表于 2021-5-11 16:19

最近在做毕业设计，课题是CPU设计，我是根据夏雨闻教授的那本教程做的，在做cpu模块前仿真的时候，用于调试的仿真测试程序cputop.v，调用了系统函数，还有几个文件是用来测试CPU功能的，分别装入虚拟ROM和RAM的机器码和数据文件，是.pro和.dat，应该怎么加载这些文件，求大神指导

发表于 2021-5-20 12:40

这个没搞过

发表于 2021-5-31 17:18

没开发过CPU啊，你看看你参考的书里有没有提到。

发表于 2021-6-11 13:36

兄dei，你这个好高端

发表于 2021-6-12 10:19

用的FPGA吗？

发表于 2021-6-12 10:19

夏宇闻的那本Verilog教材上有

发表于 2021-6-12 10:20

用Quartus 11.0设计RISC CPU？

发表于 2021-6-12 10:20

《Verilog HDL程序设计实例详解》

发表于 2021-6-12 10:21

8位risc cpu设计,包含所有verilog 代码

发表于 2021-6-12 10:21

8位RISC CPU的Verilog实现？

发表于 2021-6-12 10:22

直接初始化RAM就行。

发表于 2021-6-12 10:22

有教程分享一下吗

发表于 2021-6-12 10:22

ROM和RAM是怎么成的呢

发表于 2021-6-12 10:23

cpu模块前仿真用什么？

发表于 2021-6-12 10:23

代码中有testbench？

发表于 2021-6-12 10:23

8位RISC-CPU的源码

发表于 2021-6-12 10:23

基础架构的RISC CPU

发表于 2021-6-12 10:23

这个教程上你没有吗

发表于 2021-6-12 10:23

在IP核内部加载的。

发表于 2021-6-12 10:23

8位CPU设计的资料

[RISC-V MCU 应用开发] RISC8位CPU设计