最近在学Verilog,
在实践过程中发现这样一个问题
把Verilog代码编译后,然后Create Symbol Files.
建立一个bdf文件,然后把上一步生成Symbol加进来,
然后用quartus生成了一个锁相环,与自建的Symbol连线,
成为目的电路,如图所示。
但是准备下载到板子里,锁定引脚的时候,时钟输入显示的是Symbol里的clk,
而不是锁相环的输入端口clk1,
这个问题困扰两天了,哪位帮帮忙。 |
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