CY7C1516KV18、CY7C1527KV18、CY7C1518KV18、CY7C1520KV18
最近更新：2011 年 05 月 03 日
| 版本：*J
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72 Mb DDR II SRAM 2 字突发架构
特性
- 72 Mb 容量（8M x 8、8M x 9、4M x 18、2M x 36）
- 333 MHz 时钟实现高带宽
- 2 字突发降低地址总线频率
- 双倍数据速率 (DDR) 接口
（数据传输速率 666 MHz），工作频率 333 MHz - 两个输入时钟（K 和 K）用于精确 DDR 定时
- 两个输入时钟用于输出数据（C 和 C），以将时钟偏移和飞行时间的不匹配降至最低
- 回波时钟（CQ 和 CQ）简化高速系统中的数据采集
- 同步内部自定时写入
- 当 DOFF 置为高电平时，DDR II 会有 1.5 个周期的读延迟
- 当 DOFF 置为低电平时，其工作方式与 QDR I 器件类似，会有 1 个周期的读延迟
- 1.8V 内核电源，提供 HSTL 输入和输出
- 驱动能力可调的 HSTL 输出缓冲器
- 扩展 HSTL 输出电压 (1.4V–VDD)
- 高速收发器逻辑 (HSTL) 输入和驱动能力可调的 HSTL 输出缓冲器
- 可提供 165 脚小间距 BGA (FBGA) 封装 (13 × 15 × 1.4 mm)
- 有含铅和不含铅封装可供选择
- JTAG 1,149.1 兼容测试端口
- 锁相环 (PLL)，能够实现精确的数据放置
功能描述
CY7C1516KV18、CY7C1527KV18、CY7C1518KV18 和 CY7C1520KV18 为采用 DDR II 架构的 1.8V 同步流水线 SRAM。DDR II 包含一个带有先进同步外围电路的 SRAM 内核和一个 1 位突发计数器。用于读和写的地址被锁止在输入 (K) 时钟的备选上升沿。
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