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ISE联合modelsim功能仿真和综合后仿真 1、代码输入
(1)、新建一个ISE工程，名字为count4。
(2)、新建一个verilog文件
[/url] (3)、选择verilog module 输入file name为count4，单击next默认知道finish。
[url=https://s1.51cto.com/attachment/201209/220051200.png] (4)、在count4.v文件中输入以下代码
module count4(out,reset,clk
);
output [3:0] out;
input reset,clk;
reg [3:0] out;
always@(posedge clk) begin
if(reset)
out<=0;
else
out<=out+1;
end
endmodule
(5)、新建一个testbench文件（综合时，不参与综合），和第（2）步骤相同
(6)、选择 verilog Test Fixture。
[/url] (7)、创建完成后，输入以下代码
module count4_tb;
reg clk,reset;
wire [3:0] out;
parameter DELY=100;
count4 mycount(.out(out),.reset(reset),.clk(clk));
//count4 mycount(out,reset,clk); 若简写，功能仿真正确，时序仿真会因为端口不匹配，//会出错
always #(DELY/2) clk=~clk;
initial begin
clk=0;
reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*200) $finish;
end
initial $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out);
endmodule
注：可以修改文件的属性，是否为testbench或者为verilog文件。右击要修改的文件。选择source properties
[url=https://s1.51cto.com/attachment/201209/220229129.png]
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