Verilog 竞争与冒险

登录 · 发表于 2023-1-31 21:15

在systemverilog仿真过程中经常会遇到采样数据差一拍的问题，当希望获取当下cycle的数据，却获取的是上一cycle的旧数据，当希望获取的是采样前的数据，却阴差阳错的获取了采样后的数据。

verilog实现的是硬件电路，systemverilog仿真其实不是真正的硬件行为，而是软件行为，用软件来模拟硬件的行为，而软件的事件处理其实是串行的，为了模拟硬件行为，仿真器需要根据一定的规则处理电路事件。

一、time-slot

仿真过程由许多连续的时间组成的，每个时间成为一个time-slot，每个time-slot又被划分为多个区域，每个区域顺序执行。

systemverilog标准将一个time-slot划分为了17个区域：

time-slot划分

每个time-slot的执行过程如下：

执行顺序

一个time-slot的17个region的执行顺序如上所示，其中绿色框中的部分为module事件的执行，红色框中的为program事件的执行，observed为断言的执行。

Active region

执行和计算module当前活动:

阻塞赋值

非阻塞赋值表达式右值

连续赋值语句

计算输入并更新verilog原语输入

2.Inactive region

带有#0延时的事件被推迟到Inactive执行。

3. NBA region

非阻塞赋值左值更新在NBA生效。

4. observed region

断言在此region执行。

time-slot的细节可以参考systemverilog协议的“Scheduling semantics”章节。

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二、仿真竞争冒险1.仿真环境搭建在program中

program的一个重要作用就是将仿真环境和硬件代码分割开来，在program执行时，module的行为已经确定，避免了验证环境和RTL线程的竞争冒险。

所以在@rtl.clk时采样rtl.sig会得到更新后的“新值”。

2.仿真环境搭建在module中

由于program语法的限制在program中搭建仿真环境并不是很方便，更多的仿真环境是搭建在module中的。

分析一下下面两种情况：

@rtl.clk时采样组合逻辑rtl.sig值，此时会出现竞争冒险导致采样值不确定是新值还是旧值。

rtl.sig在active region更新，环境使用rtl.sig也在active region，两个进程的顺序不确定。

@rtl.clk时采样时序逻辑rtl.sig值，此时采样的值为更新前的旧值。

rtl.sig在NBA region更新，而环境使用rtl.sig在active region，顺序确定。

三、interface

上面提到在module中搭建仿真环境会存在冒险竞争的问题，interface的clocking block为解决这个问题提供了方案。

interface示例

在硬件电路中有一个很重要的概念建立时间和保持事件，如果希望电路功能正常，不出现时序问题，需要综合出的电路满足建立保持时间。

所谓的建立时间就是在时钟沿前数据要保持稳定的时间，保持时间是在时钟沿后数据要保持稳定的时间。

interface的clocking block实现原理也是类似的，clocking block会在时钟沿前一段时间采样信号值，在时钟沿后一段时间驱动信号值，避免了可能出现的采样和驱动冒险。

上图中的1step，对于input为上一个time-slot的postponed region，当然也可以设置为具体的时间，如1ps。如果不设置信号skew，则默认输入为1step,输出为0。

在使用@if.cb时，该时钟对齐在observed region。

对于时钟与信号的采样分为以下几种情况（这里只讨论验证环境搭建在module中的情况）：

@rtl.clk后采样rtl.sig，上面已经讨论过了，不赘述。

@rtl.clk采样if.cb.sig

clocking block的输入信号采样发生在上一time-slot的最后，故采样的值为“旧值”。

@if.cb后采样rtl.sig

时钟对齐在observed region，信号已经完成更新，采样的值为“新值”。

@if.cb后采样if.cb.sig

采样值为“旧值”。

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数字电路中，信号传输与状态变换时都会有一定的延时。

◆在组合逻辑电路中，不同路径的输入信号变化传输到同一点门级电路时，在时间上有先有后，这种先后所形成的时间差称为竞争（Competition）。

◆由于竞争的存在，输出信号需要经过一段时间才能达到期望状态，过渡时间内可能产生瞬间的错误输出，例如尖峰脉冲。这种现象被称为冒险（Hazard）。

◆竞争不一定有冒险，但冒险一定会有竞争。

例如，对于给定逻辑 F = A & A'，电路如左下图所示。

由于反相器电路的存在，信号 A' 传递到与门输入端的时间相对于信号 A 会滞后，这就可能导致与门最后的输出结果 F 会出现干扰脉冲。如右下图所示。

其实实际硬件电路中，只要门电路各个输入端延时不同，就有可能产生竞争与冒险。

例如一个简单的与门，输入信号源不一定是同一个信号变换所来，由于硬件工艺、其他延迟电路的存在，也可能产生竞争与冒险，如下图所示。

判断方法

◆代数法

在逻辑表达式，保持一个变量固定不动，将剩余其他变量用 0 或 1 代替，如果最后逻辑表达式能化简成

Y = A + A' 或 Y = A · A'

的形式，则可判定此逻辑存在竞争与冒险。

例如逻辑表达式 Y = AB + A'C，在 B=C=1 的情况下，可化简为 Y = A + A'。显然，A 状态的改变，势必会造成电路存在竞争冒险。

◆卡诺图法

有两个相切的卡诺圈，并且相切处没有其他卡诺圈包围，可能会出现竞争与冒险现象。

例如左下图所存在竞争与冒险，右下图则没有。

其实，卡诺图本质上还是对逻辑表达式的一个分析，只是可以进行直观的判断。

例如，左上图逻辑表达式可以简化为 Y = A'B' + AC，当 B=0 且 C=1 时，此逻辑表达式又可以表示为 Y = A' + A。所以肯定会存在竞争与冒险。

右上图逻辑表达式可以简化为 Y = A'B' + AB，显然 B 无论等于 1 还是 0，此式都不会化简成 Y = A' + A。所以此逻辑不存在竞争与冒险。

需要注意的是，卡诺图是首尾相临的。如下图所示，虽然看起来两个卡诺圈并没有相切，但实际上，m6 与 m4 也是相邻的，所以下面卡诺图所代表的数字逻辑也会产生竞争与冒险。

◆其他较为复杂的情况，可能需要采用 “计算机辅助分析 + 实验” 的方法。

登录 · 发表于 2023-1-31 21:17

消除方法

对数字电路来说，常见的避免竞争与冒险的方法主要有4种。

1）增加滤波电容，滤除窄脉冲

此种方法需要在输出端并联一个小电容，将尖峰脉冲的幅度削弱至门电路阈值以下。

此方法虽然简单，但是会增加输出电压的翻转时间，易破坏波形。

2）修改逻辑，增加冗余项

利用卡诺图，在两个相切的圆之间，增加一个卡诺圈，并加在逻辑表达式之中。

如下图所示，对数字逻辑 Y = A'B' + AC 增加冗余项 B'C，则此电路逻辑可以表示为 Y = A'B' + AC + B'C。此时电路就不会再存在竞争与冒险。

3）使用时钟同步电路，利用触发器进行打拍延迟

同步电路信号的变化都发生在时钟边沿。对于触发器的 D 输入端，只要毛刺不出现在时钟的上升沿并且不满足数据的建立和保持时间，就不会对系统造成危害，因此可认为 D 触发器的 D 输入端对毛刺不敏感。

利用此特性，在时钟边沿驱动下，对一个组合逻辑信号进行延迟打拍，可消除竞争冒险。

延迟一拍时钟时，会一定概率的减少竞争冒险的出现。实验表明，最安全的打拍延迟周期是 3 拍，可有效减少竞争冒险的出现。

当然，最终还是需要根据自己的设计需求，对信号进行合理的打拍延迟。

◆为说明对信号进行打拍延迟可以消除竞争冒险，我们建立下面的代码模型。

复制

module competition_hazard

    (

      input             clk ,

      input             rstn ,

      input             en ,

      input             din_rvs ,

      output reg        flag

    );





    wire    condition = din_rvs & en ;  //combination logic

    always @(posedge clk or negedge !rstn) begin

        if (!rstn) begin

            flag   <= 1'b0 ;

        end

        else begin

            flag   <= condition ;

        end

    end 





endmodule

◆testbench 描述如下：

复制

`timescale 1ns/1ns





module test ;

    reg          clk, rstn ;

    reg          en ;

    reg          din_rvs ;

    wire         flag_safe, flag_dgs ;





    //clock and rstn generating 

    initial begin

        rstn              = 1'b0 ;

        clk               = 1'b0 ;

        #5 rstn           = 1'b1 ;

        forever begin

            #5 clk = ~clk ;

        end

    end





    initial begin

        en        = 1'b0 ;

        din_rvs   = 1'b1 ;

        #19 ;      en        = 1'b1 ;

        #1 ;       din_rvs   = 1'b0 ;

    end





    competition_hazard         u_dgs

     (

      .clk              (clk           ),

      .rstn             (rstn          ),

      .en               (en            ),

      .din_rvs          (din_rvs       ),

      .flag             (flag_dgs      ));





    initial begin

        forever begin

            #100;

            if ($time >= 1000)  $finish ;

        end

    end





endmodule // test

◆仿真结果如下。

由图可知，信号 condition 出现了一个尖峰脉冲，这是由于信号 din_rvs 与信号 en 相对于模块内部时钟都是异步的，所以到达内部门电路时的延时是不同的，就有可能造成竞争冒险。

虽然最后的仿真结果 flag 一直为 0，似乎是我们想要的结果。但是实际电路中，这个尖峰脉冲在时间上非常靠近时钟边沿，就有可能被时钟采集到而产生错误结果。

◆下面我们对模型进行改进，增加打拍延时的逻辑，如下：

复制

module clap_delay

    (

      input             clk ,

      input             rstn ,

      input             en ,

      input             din_rvs ,

      output reg        flag

    );





    reg                  din_rvs_r ;

    reg                  en_r ;

    always @(posedge clk or !rstn) begin

        if (!rstn) begin

            din_rvs_r      <= 1'b0 ;

            en_r           <= 1'b0 ;

        end

        else begin

            din_rvs_r      <= din_rvs ;

            en_r           <= en ;

        end

    end





    wire                 condition = din_rvs_r & en_r ;

    always @(posedge clk or negedge !rstn) begin

        if (!rstn) begin

            flag   <= 1'b0 ;

        end

        else begin





            flag   <= condition ;

        end

    end // always [url=home.php?mod=space&uid=72445]@[/url] (posedge clk or negedge !rstn)





endmodule

◆将此模块例化到上述 testbench 中，得到如下仿真结果。

由图可知，信号 condition 没有尖峰脉冲的干扰了，仿真结果中 flag 为 0 也如预期。

其实，输入信号与时钟边沿非常接近的情况下，时钟对输入信号的采样也存在不确定性，但是不会出现尖峰脉冲的现象。对输入信号多打 2 拍，是更好的处理方式，对竞争与冒险有更好的抑制作用。

发表于 2023-1-31 21:17

4）采用格雷码计数器

递加的多 bit 位计数器，计数值有时候会发生多个 bit 位的跳变。

例如计数器变量 counter 从 5 计数到 6 时，对应二进制数字为 4'b101 到 4'b110 的转换。因为各 bit 数据位的延时，counter 的变换过程可能是： 4'b101 -> 4'b111 -> 4'b110。如果有以下逻辑描述，则信号 cout 可能出现短暂的尖峰脉冲，这显然是与设计相悖的。

cout = counter[3:0] == 4'd7 ;

而格雷码计数器，计数时相邻的数之间只有一个数据 bit 发生了变化，所以能有效的避免竞争冒险。

好在 Verilog 设计时，计数器大多都是同步设计。即便计数时存在多个 bit 同时翻转的可能性，但在时钟驱动的触发器作用下，只要信号间满足时序要求，就能消除掉 100% 的竞争与冒险。

◆小结

一般来说，为消除竞争冒险，增加滤波电容和逻辑冗余，都不是 Verilog 设计所考虑的。

计数采用格雷码计数器，也大多应用在高速时钟下减少信号翻转率来降低功耗的场合。

利用触发器在时钟同步电路下对异步信号进行打拍延时，是 Verilog 设计中经常用到的方法。

发表于 2023-1-31 21:17

Verilog 书写规范

在编程时多注意以下几点，也可以避免大多数的竞争与冒险问题。

1）时序电路建模时，用非阻塞赋值。

2）组合逻辑建模时，用阻塞赋值。

3）在同一个 always 块中建立时序和组合逻辑模型时，用非阻塞赋值。

4）在同一个 always 块中不要既使用阻塞赋值又使用非阻塞赋值。

5）不要在多个 always 块中为同一个变量赋值。

6）避免 latch 产生。

下面，对以上注意事项逐条分析。

1）时序电路建模时，用非阻塞赋值

前面讲述非阻塞赋值时就陈述过，时序电路中非阻塞赋值可以消除竞争冒险。

例如下面代码描述，由于无法确定 a 与 b 阻塞赋值的操作顺序，就有可能带来竞争冒险。

always @(posedge clk) begin a = b ; b = a ;end

而使用非阻塞赋值时，赋值操作是同时进行的，所以就不会带来竞争冒险，如以下代码描述。

always @(posedge clk) begin a <= b ; b <= a ;end
2）组合逻辑建模时，用阻塞赋值

例如，我们想实现 C = A&B, F=C&D 的组合逻辑功能，用非阻塞赋值语句如下。

两条赋值语句同时赋值，F <= C & D 中使用的是信号 C 的旧值，所以导致此时的逻辑是错误的，F 的逻辑值不等于 A&B&D。

而且，此时要求信号 C 具有存储功能，但不是时钟驱动，所以 C 可能会被综合成锁存器（latch），导致竞争冒险。

always @(*) begin C <= A & B ; F <= C & D ;end

对代码进行如下修改，F = C & D 的操作一定是在 C = A & B 之后，此时 F 的逻辑值等于 A&B&D，符合设计。

always @(*) begin C = A & B ; F = C & D ;end

发表于 2023-1-31 21:18

3）在同一个 always 块中建立时序和组合逻辑模型时，用非阻塞赋值

虽然时序电路中可能涉及组合逻辑，但是如果赋值操作使用非阻塞赋值，仍然会导致如规范 1 中所涉及的类似问题。

例如在时钟驱动下完成一个与门的逻辑功能，代码参考如下。

复制

always @(posedge clk or negedge rst_n)

    if (!rst_n) begin

        q <= 1'b0;

    end

    else begin

        q <= a & b;  //即便有组合逻辑，也不要写成：q = a & b 

     end

end

4）在同一个 always 块中不要既使用阻塞赋值又使用非阻塞赋值

◆always 涉及的组合逻辑中，既有阻塞赋值又有非阻塞赋值时，会导致意外的结果，例如下面代码描述。

此时信号 C 阻塞赋值完毕以后，信号 F 才会被非阻塞赋值，仿真结果可能正确。

但如果 F 信号有其他的负载，F 的最新值并不能马上传递出去，数据有效时间还是在下一个触发时刻。此时要求 F 具有存储功能，可能会被综合成 latch，导致竞争冒险。

复制

always @(*) begin

    C = A & B ;

    F <= C & D ;

end

如下代码描述，仿真角度看，信号 C 被非阻塞赋值，下一个触发时刻才会有效。而 F = C & D 虽然是阻塞赋值，但是信号 C 不是阻塞赋值，所以 F 逻辑中使用的还是 C 的旧值。

复制

always @(*) begin

    C <= A & B ;

    F = C & D ;

end

◆下面分析假如在时序电路里既有阻塞赋值，又有非阻塞赋值会怎样，代码如下。

假如复位端与时钟同步，那么由于复位导致的信号 q 为 0，是在下一个时钟周期才有效。

而如果是信号 a 或 b 导致的 q 为 0，则在当期时钟周期内有效。

如果 q 还有其他负载，就会导致 q 的时序特别混乱，显然不符合设计需求。

复制

always @(posedge clk or negedge rst_n)

    if (!rst_n) begin  //假设复位与时钟同步

        q <= 1'b0;

    end

    else begin

        q = a & b;   

    end

end

需要说明的是，很多编译器都支持这么写，上述的分析也都是建立在仿真角度上。实际中如果阻塞赋值和非阻塞赋值混合编写，综合后的电路时序将是错乱的，不利于分析调试。

发表于 2023-1-31 21:18

5）不要在多个 always 块中为同一个变量赋值
与 C 语言有所不同，Verilog 中不允许在多个 always 块中为同一个变量赋值。此时信号拥有多驱动端（Multiple Driver），是禁止的。当然，也不允许 assign 语句为同一个变量进行多次连线赋值。

从信号角度来讲，多驱动时，同一个信号变量在很短的时间内进行多次不同的赋值结果，就有可能产生竞争冒险。

从语法来讲，很多编译器检测到多驱动时，也会报 Error。

[Verilog HDL] Verilog 竞争与冒险

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