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[Verilog HDL] IIC的Verilog实现

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 楼主| gaochy1126 发表于 2023-1-31 21:46 | 显示全部楼层 |阅读模式
ic, iic, verilo, verilog
实现的代码详情：
端口声明与内部信号
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  1. module IIC#(parameter id0 = 1'b0,id1 = 1'b0,id2 = 1'b1)(
    

  2. input CLK_50M,
    

  3. input rst_n,
    

  4. input [7:0] data,
    

  5. input [7:0] command,
    

  6. input req,
    

  7. inout iic_SLC,
    

  8. inout iic_SDA,
    

  9. output reg [7:0]data_out,
    

  10. output reg finish,
    

  11. output reg io_en   
    

  12. );
    


  13. 

  14. //iic控制
    

  15. reg [8:0] SLC_cnt;
    

  16. reg cnt_flag;
    

  17. reg [4:0] n_cnt;
    

  18. reg n_cnt_flag;
    

  19. reg iic_SDA_reg;
    

  20. reg iic_SLC_reg;
    

  21. //外部输入缓存
    

  22. reg [7:0] data_reg;
    

  23. reg [7:0] command_reg;
    

  24. reg req_reg;
    

  25. //输出数据缓存
    

  26. reg [7:0] data_out_reg;
    

  27. //内部需要被访问的寄存器
    

  28. reg [7:0] inner_data;
    

  29. //状态信号
    

  30. reg busy;
    

  31. wire send;
    

  32. wire start;
    

  33. wire stop;
    

  34. //id寻找
    

  35. wire match_flag;
    

  36. //ack错误
    

  37. reg error;
    

  38. //状态机
    

  39. reg [6:0]cur_state;
    

  40. reg [6:0]next_state;
    

  41. localparam   s_idle   =  7'b000_0001; 
    

  42. localparam   s_send   =  7'b000_0010;
    

  43. localparam   s_mwrite =  7'b000_0100;
    

  44. localparam   s_mread  =  7'b000_1000;
    

  45. localparam   s_busy   =  7'b001_0000;
    

  46. localparam   s_swrite =  7'b010_0000;
    

  47. localparam   s_sread  =  7'b100_0000;
    


  48. 

  49. //id序列检测
    

  50. reg [7:0]id_state;
    

  51. localparam   id_idle      = 8'b0000_0001; 
    

  52. localparam   id_1         = 8'b0000_0010;
    

  53. localparam   id_10        = 8'b0000_0100;
    

  54. localparam   id_101       = 8'b0000_1000;
    

  55. localparam   id_1010      = 8'b0001_0000;
    

  56. localparam   id_1010_0    = 8'b0010_0000;
    

  57. localparam   id_1010_00   = 8'b0100_0000;
    

  58. localparam   id_1010_001  = 8'b1000_0000;


我们把这个IIC设备的id低三位设置成001，前四位假设为1010，则此IIC设备的id码为1010 001。
SCL时钟生成
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  1. always@(posedge CLK_50M or negedge rst_n)
    

  2.   if(~rst_n)
    

  3.     cnt_flag <= 1'b0;
    

  4.   else if(start)
    

  5.     cnt_flag <= 1'b1;
    

  6.   else if(stop)
    

  7.     cnt_flag <= 1'b0;
    


  8. 

  9. always@(posedge CLK_50M or negedge rst_n)
    

  10.   if(~rst_n)
    

  11.     SCL_cnt <= 'd0;
    

  12.   else if(SCL_cnt == 'd499)
    

  13.     SCL_cnt <= 'd0;
    

  14.   else if(cnt_flag)
    

  15.     SCL_cnt <= SCL_cnt + 1'b1;
    

  16.   else 
    

  17.     SCL_cnt <= 'd0;
    

  18.         
    

  19. always@(posedge CLK_50M or negedge rst_n)        
    

  20.   if(~rst_n)
    

  21.     iic_SCL_reg <= 1'b1;
    

  22.   else if(SCL_cnt == 'd249 || SCL_cnt == 'd499)
    

  23.     iic_SCL_reg <= ~iic_SCL_reg;
    

  24.          
    

  25. assign iic_SCL = iic_SCL_reg;


50M时钟计数 250 翻转一次 iic_SCL ,生成100K频率的 iic_SCL 同步时钟 。
由于SCL形成伪握手机制需要配合IIC的物理结构实现，只用verilog实现不了，我们就没有给 iic_SCL 添加IOBUF，使得 iic_SCL 一直输出有效。
同时由于 inout 信号需要为 wire 型，所以用reg型的 iic_SCL_reg 放置在 always 块中，并用 assign 赋值给iic_SCL。
状态信号及状态机
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  1. assign start = ((cur_state == s_send && n_cnt == 'd0) || 
    

  2. ((cur_state == s_idle || cur_state == s_busy) && n_cnt == 'd0))? (iic_SCL && ~iic_SDA) : 1'b0;
    

  3. assign stop  = (n_cnt == 'd19 && SCL_cnt > 'd125)? (iic_SCL && iic_SDA) : 1'b0;
    


  4. 

  5. always@(posedge CLK_50M or negedge rst_n)
    

  6.   if(~rst_n)begin
    

  7.     command_reg <= 'd0;
    

  8.          data_reg <= 'd0;
    

  9.          req_reg <= 1'b0;end
    

  10.   else if(req)begin
    

  11.     command_reg <= command;
    

  12.     data_reg <= data;
    

  13.          req_reg <= req;end
    

  14.   else if(next_state == s_send && SCL_cnt == 'd249)
    

  15.     req_reg <= 1'b0;
    

  16.   else if(error)         
    

  17.     req_reg <= 1'b1;
    

  18.         
    

  19. assign send = req_reg && ~finish && ~busy;
    


  20. 

  21. always@(posedge CLK_50M or negedge rst_n)
    

  22.   if(~rst_n)
    

  23.     busy <= 1'b0;
    

  24.   else if(stop)
    

  25.     busy <= 1'b0;  
    

  26.   else if(~req_reg && start)
    

  27.     busy <= 1'b1;  
    


  28. 

  29. always@(posedge CLK_50M or negedge rst_n)
    

  30.   if(~rst_n)
    

  31.     next_state <= s_idle;
    

  32.   else
    

  33.     next_state <= cur_state;
    


  34. 

  35. always@(*)
    

  36.   case(next_state)
    

  37.     s_idle : begin
    

  38.       if(busy) 
    

  39.         cur_state = s_busy;
    

  40.       else if(send)
    

  41.              cur_state = s_send;
    

  42.            else
    

  43.              cur_state = s_idle;end
    

  44.          
    

  45.          s_send : begin 
    

  46.            if(n_cnt == 'd8 && iic_SDA == 1'b0 && SCL_cnt == 'd499)
    

  47.              cur_state = s_mwrite;
    

  48.                 else if(n_cnt == 'd8 && iic_SDA == 1'b1 && SCL_cnt == 'd499)
    

  49.                   cur_state = s_mread;
    

  50.                 else
    

  51.                   cur_state = s_send;end
    

  52.    
    

  53.     s_busy : begin   
    

  54.             if(match_flag && iic_SDA == 1'b0 && SCL_cnt == 'd499)//这时候作为从机，主机的写是从机的读
    

  55.         cur_state = s_sread;
    

  56.       else if(match_flag && iic_SDA == 1'b1 && SCL_cnt == 'd499)//这时候作为从机，主机的读是从机的写                
    

  57.         cur_state = s_swrite;
    

  58.                 else if(stop)
    

  59.                   cur_state = s_idle;
    

  60.       else
    

  61.         cur_state = s_busy;end
    


  62. 

  63.     s_mwrite : begin 
    

  64.            if(error)
    

  65.                   cur_state = s_idle;
    

  66.                 else if(stop)
    

  67.              cur_state = s_idle;
    

  68.                 else
    

  69.                   cur_state = s_mwrite;end
    


  70. 

  71.     s_mread : begin
    

  72.            if(error)
    

  73.                   cur_state = s_idle;      
    

  74.                 else if(stop)
    

  75.              cur_state = s_idle;
    

  76.                 else
    

  77.                   cur_state = s_mread; end
    


  78. 

  79.     s_swrite : begin
    

  80.            if(error)
    

  81.                   cur_state = s_idle;      
    

  82.                 else if(stop)
    

  83.              cur_state = s_idle;
    

  84.                 else
    

  85.                   cur_state = s_swrite;end
    


  86. 

  87.     s_sread : begin
    

  88.       if(stop)
    

  89.              cur_state = s_idle;
    

  90.                 else
    

  91.                   cur_state = s_sread;end                           
    

  92.     default : cur_state = s_idle;                  
    

  93. endcase


id序列检测
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  1. always@(posedge iic_SCL or negedge rst_n)
    

  2.   if(~rst_n)
    

  3.     id_state <= id_idle;
    

  4.   else if(busy && n_cnt <= 'd8) begin
    

  5.     case(id_state)
    

  6.          id_idle:begin  
    

  7.            if(iic_SDA == 1'b1)
    

  8.              id_state <= id_1;
    

  9.                 else
    

  10.                   id_state <= id_idle; end         
    

  11.     id_1:begin         
    

  12.       if(iic_SDA == 1'b0)
    

  13.              id_state <= id_10;
    

  14.                 else
    

  15.                   id_state <= id_idle; end         
    

  16.     id_10:begin         
    

  17.       if(iic_SDA == 1'b1)
    

  18.              id_state <= id_101;
    

  19.                 else
    

  20.                   id_state <= id_1; end             
    

  21.     id_101:begin         
    

  22.       if(iic_SDA == 1'b0)
    

  23.              id_state <= id_1010;
    

  24.                 else
    

  25.                   id_state <= id_1; end
    

  26.     id_1010:begin         
    

  27.       if(iic_SDA == 1'b0)
    

  28.              id_state <= id_1010_0;
    

  29.                 else
    

  30.                   id_state <= id_101; end
    

  31.     id_1010_0:begin         
    

  32.       if(iic_SDA == 1'b0)
    

  33.              id_state <= id_1010_00;
    

  34.                 else
    

  35.                   id_state <= id_1; end
    

  36.     id_1010_00:begin         
    

  37.       if(iic_SDA == 1'b1)
    

  38.              id_state <= id_1010_001;
    

  39.                 else
    

  40.                   id_state <= id_idle; end
    

  41.     id_1010_001:         
    

  42.                   id_state <= id_idle;           
    

  43.          default:
    

  44.              id_state <= id_idle;
    

  45.          endcase
    

  46.          end         
    

  47.     else                  
    

  48.       id_state <= id_idle;
    


  49. 

  50. assign match_flag = (id_state == id_1010_001);


线性序列机
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  1. always@(posedge CLK_50M or negedge rst_n)
    

  2.   if(~rst_n)
    

  3.     n_cnt <= 'd0;
    

  4.   else if(~n_cnt_flag)
    

  5.     n_cnt <= 'd0;        
    

  6.   else if(n_cnt_flag && SCL_cnt == 'd499)
    

  7.     n_cnt <= n_cnt + 1'b1;
    


  8. 

  9. always@(posedge CLK_50M or negedge rst_n)
    

  10.   if(~rst_n)
    

  11.     n_cnt_flag <= 1'b0;
    

  12.   else if(cur_state == s_idle)
    

  13.     n_cnt_flag <= 1'b0;
    

  14.   else if(stop)        
    

  15.     n_cnt_flag <= 1'b0;
    

  16.   else if(start)
    

  17.     n_cnt_flag <= 1'b1; 
    


  18. 

  19. always@(*)
    

  20. begin
    

  21.   if(next_state == s_idle) begin
    

  22.       iic_SDA_reg = 1'bz;
    

  23.       io_en = 1'b0;        end
    

  24.   else if(next_state == s_send) begin
    

  25.   case(n_cnt)
    

  26.     0:begin iic_SDA_reg = 1'b0;io_en = 1'b1;end
    

  27.     1:begin iic_SDA_reg = command_reg[7];io_en = 1'b1;end
    

  28.     2:begin iic_SDA_reg = command_reg[6];io_en = 1'b1;end
    

  29.     3:begin iic_SDA_reg = command_reg[5];io_en = 1'b1;end
    

  30.     4:begin iic_SDA_reg = command_reg[4];io_en = 1'b1;end
    

  31.     5:begin iic_SDA_reg = command_reg[3];io_en = 1'b1;end
    

  32.     6:begin iic_SDA_reg = command_reg[2];io_en = 1'b1;end
    

  33.     7:begin iic_SDA_reg = command_reg[1];io_en = 1'b1;end
    

  34.     8:begin iic_SDA_reg = command_reg[0];io_en = 1'b1;end
    

  35.   default:begin iic_SDA_reg =  1'b1;io_en = 1'b1;end
    

  36.   endcase
    

  37.   end
    

  38.   
    

  39.   else if(next_state == s_mwrite) begin
    

  40.   case(n_cnt)  
    

  41.     9: begin iic_SDA_reg = 1'bz;io_en = 1'b0;end//ack
    

  42.     10:begin iic_SDA_reg = data_reg[7];io_en = 1'b1;end
    

  43.     11:begin iic_SDA_reg = data_reg[6];io_en = 1'b1;end
    

  44.     12:begin iic_SDA_reg = data_reg[5];io_en = 1'b1;end        
    

  45.     13:begin iic_SDA_reg = data_reg[4];io_en = 1'b1;end
    

  46.     14:begin iic_SDA_reg = data_reg[3];io_en = 1'b1;end
    

  47.     15:begin iic_SDA_reg = data_reg[2];io_en = 1'b1;end
    

  48.     16:begin iic_SDA_reg = data_reg[1];io_en = 1'b1;end
    

  49.     17:begin iic_SDA_reg = data_reg[0];io_en = 1'b1;end
    

  50.     18:begin iic_SDA_reg = 1'bz;io_en = 1'b0;end//ack
    

  51.     19:begin
    

  52.       io_en = 1'b1;
    

  53.       if(SCL_cnt > 'd125)
    

  54.         iic_SDA_reg = 1'b1;
    

  55.       else if(SCL_cnt <= 'd124)
    

  56.         iic_SDA_reg = 1'b0; end
    

  57.     default:begin iic_SDA_reg =  1'b1;io_en = 1'b1;end 
    

  58.   endcase
    

  59.   end 
    

  60.   
    

  61.   else if(next_state == s_mread) begin
    

  62.   case(n_cnt)  
    

  63.     9,10,11,12,13,14,15,16,17:begin 
    

  64.       iic_SDA_reg = 1'bz;io_en = 1'b0;end
    

  65.     18:begin iic_SDA_reg = 1'b1;io_en = 1'b1;end//ack        
    

  66.     19:begin
    

  67.       io_en = 1'b1;
    

  68.       if(SCL_cnt > 'd125)begin
    

  69.         iic_SDA_reg = 1'b1;end
    

  70.       else if(SCL_cnt <= 'd124)
    

  71.         iic_SDA_reg = 1'b0; end         
    

  72.     default:begin iic_SDA_reg =  1'b1;io_en = 1'b1;end           
    

  73.   endcase
    

  74.   end
    


  75. 

  76.   else if(next_state == s_sread) begin
    

  77.   case(n_cnt)
    

  78.     9:begin iic_SDA_reg = 1'b1;io_en = 1'b1;end//ack
    

  79.     10,11,12,13,14,15,16,17:begin 
    

  80.       iic_SDA_reg = 1'bz;io_en = 1'b0;end        
    

  81.     18:begin iic_SDA_reg = 1'b1;io_en = 1'b1;end
    

  82.     19:begin iic_SDA_reg = 1'bz;io_en = 1'b0;end//等待主机发送stop
    

  83.     default:begin iic_SDA_reg =  1'b1;io_en = 1'b1;end  
    

  84.   endcase
    

  85.   end 
    


  86. 

  87.   else if(next_state == s_swrite) begin
    

  88.   case(n_cnt)
    

  89.     9 :begin iic_SDA_reg = 1'b1;io_en = 1'b1;end//ack
    

  90.     10:begin iic_SDA_reg = inner_data[7];io_en = 1'b1;end
    

  91.     11:begin iic_SDA_reg = inner_data[6];io_en = 1'b1;end
    

  92.     12:begin iic_SDA_reg = inner_data[5];io_en = 1'b1;end
    

  93.     13:begin iic_SDA_reg = inner_data[4];io_en = 1'b1;end
    

  94.     14:begin iic_SDA_reg = inner_data[3];io_en = 1'b1;end
    

  95.     15:begin iic_SDA_reg = inner_data[2];io_en = 1'b1;end
    

  96.     16:begin iic_SDA_reg = inner_data[1];io_en = 1'b1;end
    

  97.     17:begin iic_SDA_reg = inner_data[0];io_en = 1'b1;end
    

  98.     18:begin iic_SDA_reg = 1'bz;io_en = 1'b0;end//ack
    

  99.     19:begin iic_SDA_reg = 1'bz;io_en = 1'b0;end//等待主机发送stop
    

  100.     default:begin iic_SDA_reg =  1'b1;io_en = 1'b1;end          
    

  101.   endcase
    

  102.   end        
    

  103.         
    

  104.   else begin
    

  105.     iic_SDA_reg = 1'bz;io_en = 1'b0;end
    

  106. end  
    


  107. 

  108. assign iic_SDA = io_en ? iic_SDA_reg : 1'bz;


inner_data,dout,finish控制
复制
  1. always@(posedge iic_SCL or negedge rst_n)
    

  2.   if(~rst_n)
    

  3.     inner_data <= 'd0;
    

  4.   else if(next_state == s_sread && n_cnt >= 'd11 && n_cnt <= 'd18)
    

  5.     inner_data <= {inner_data[6:0],iic_SDA};  
    


  6. 

  7. always@(posedge CLK_50M or negedge rst_n)
    

  8.   if(~rst_n)
    

  9.     finish <= 1'b0;
    

  10.   else if(next_state == s_mread && n_cnt == 'd19)         
    

  11.          finish <= 1'b1;
    

  12.   else if(next_state == s_mwrite && n_cnt == 'd19)         
    

  13.          finish <= 1'b1;
    

  14.   else 
    

  15.     finish <= 1'b0;  
    


  16. 

  17. always@(posedge CLK_50M or negedge rst_n)
    

  18.   if(~rst_n)
    

  19.     error <= 1'b0;
    

  20.   else if(next_state == s_mwrite)begin        
    

  21.     if(n_cnt == 'd9 ||n_cnt == 'd18) begin
    

  22.       if(iic_SDA == 1'b0)
    

  23.         error <= 1'b1;
    

  24.       else 
    

  25.         error <= 1'b0; end
    

  26.          else
    

  27.       error <= 1'b0;        end 
    

  28.   else if(next_state == s_mread) begin
    

  29.     if(n_cnt == 'd9) begin
    

  30.       if(iic_SDA == 1'b0)
    

  31.         error <= 1'b1;
    

  32.       else 
    

  33.         error <= 1'b0; end
    

  34.          else
    

  35.       error <= 1'b0;         end         
    

  36.   else if(next_state == s_swrite)begin
    

  37.     if(n_cnt == 'd18) begin
    

  38.       if(iic_SDA == 1'b0)
    

  39.         error <= 1'b1;
    

  40.       else 
    

  41.         error <= 1'b0; end
    

  42.          else 
    

  43.       error <= 1'b0;         end 
    

  44.   else
    

  45.     error <= 1'b0;                 
    


  46. 

  47. always@(posedge iic_SCL or negedge rst_n)
    

  48.   if(~rst_n)
    

  49.     data_out_reg <= 'd0;
    

  50.   else if(next_state == s_mread && n_cnt < 'd18)
    

  51.     data_out_reg <= {data_out_reg[6:0],iic_SDA};
    


  52. 

  53. always@(posedge CLK_50M or negedge rst_n)         
    

  54.   if(~rst_n)
    

  55.     data_out <= 'd0;
    

  56.   else if(next_state == s_mread && n_cnt == 'd19)        
    

  57.     data_out <= data_out_reg;
    

  58.   else 
    

  59.     data_out <= 'd0; 
    


  60. 

  61. endmodule


top顶层
复制
  1. module IIC_top(
    

  2. input ack,
    

  3. input CLK_50M,
    

  4. input rst_n,
    

  5. input [7:0] data,
    

  6. input [7:0] command,
    

  7. input req,
    

  8. inout iic_SCL,
    

  9. output  finish,
    

  10. output [7:0] data_out   
    

  11. );
    


  12. 

  13. wire iic_SDA_top;
    

  14. wire io_en;
    


  15. 

  16. assign iic_SDA_top = (!io_en)? ack : 1'bz;
    


  17. 


  18. 

  19. IIC#(.id0(1'b0),
    

  20.     .id1 (1'b0),
    

  21.     .id2 (1'b1)
    

  22.          )master1(
    

  23.  .CLK_50M (CLK_50M) ,
    

  24.  .rst_n   (rst_n)   ,
    

  25.  .data    (data)    ,
    

  26.  .command (command) ,
    

  27.  .req     (req  )   ,
    

  28.  .iic_SCL (iic_SCL) ,
    

  29.  .iic_SDA (iic_SDA_top) ,
    

  30.  .finish  (finish ) ,
    

  31.  .io_en   (io_en  ) ,
    

  32.  .data_out (data_out)
    

  33. );
    


  34. 

  35. endmodule





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