[Verilog HDL] Verilog中的initial块

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 楼主| gaochy1126 发表于 2023-1-31 21:51 | 显示全部楼层 |阅读模式
1.initial语句
initial语句的格式如下:
  1. initial
  2.     begin
  3.         语句1;
  4.         语句2;
  5.         ......
  6.         语句n;
  7. end


举例说明:
[例1]:
  1. initial
  2.     begin
  3.         areg=0; //初始化寄存器areg
  4.         for(index=0;index<size;index=index+1)
  5.             memory[index]=0; //初始化一个memory
  6. end


在这个例子中用initial语句在仿真开始时对各变量进行初始化。
[例2]:
  1. initial
  2.     begin
  3.         inputs = 'b000000; //初始时刻为0
  4.         #10 inputs = 'b011001;
  5.         #10 inputs = 'b011011;
  6.         #10 inputs = 'b011000;
  7.         #10 inputs = 'b001000;
  8. end


从这个例子中,我们可以看到initial语句的另一用途,即用initial语句来生成激励波形作为电路的测试仿真信号。一个模块中可以有多个initial块,它们都是并行运行的。
initial块常用于测试文件和虚拟模块的编写,用来产生仿真测试信号和设置信号记录等仿真环境。

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