[Verilog HDL] INOUT的使用

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 楼主| gaochy1126 发表于 2023-5-29 16:11 | 显示全部楼层 |阅读模式
INOUT
[color=rgba(0, 0, 0, 0.75)]在模块端口声明中,一般有input、output,如果存在双向引脚,可以用inout,它为分时复用的双向口。
[color=rgba(0, 0, 0, 0.75)]对于inout的使用,可以设置两个寄存器,一个用于保存输出值,一个用来控制输入还是输出。

  1. module gtx_top(   
  2.         input   sclk,   
  3.         input   rst_n,   
  4.         inout   sda
  5. );
  6. reg sdar;       //sda输出寄存器
  7. reg sda_link;   //sda控制寄存器,0-input,1-output

  8. assign sda = sda_link ? sdar : 1'bz;


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