请教spartan3的MIG生成的DDR2 SDRAM控制器的相关问题

发表于 2012-7-30 23:13

生成的ip核是133mhz，测试是用的100mhz输入，降低过，影响不大，还是有个别byte有错

登录 · 发表于 2012-7-30 23:56

DQ与DQS是不是对应电平、和对应边沿的关系？正确相位应该是啥样，？明天再测试下

发表于 2012-7-31 12:24

你用的example design 还是user design

发表于 2012-7-31 13:08

example design

登录 · 发表于 2012-7-31 13:14

本帖最后由 zy7598865 于 2012-7-31 13:18 编辑

现在想确定到底是时序问题还是PCB走线的问题。。。这个是今天测的部分数据bit和DQS信号的时序

发表于 2012-8-1 12:16

你示波器出来的这个信号波形太差了，如果不是探头和示波器本身的原因，好好看看PCB的走线吧。板子上DDR2怎么走线的？DDR2芯片放的离FPGA远吗？

example design都有问题，检查PCB吧，电源的纹波测过吗?这个很重要

发表于 2012-8-1 13:05

好

发表于 2012-8-1 13:14

26# qingniao929

example design都有问题？这个是啥意思。。。。
电源我再查查，

发表于 2012-8-1 13:16

DDR2芯片放的离FPGA的距离这个也是有影响的是吧

发表于 2012-8-1 13:22

嗯很感谢大家特别是青鸟我继续查，但是感觉不知道如何定位到最根本的问题。。

发表于 2012-8-2 21:42

我的意思是example design的收发数据设计肯定是没有问题的，example design的约束、timing肯定也是没有问题的，你现在接收发送数据的不一致，那要检查PCB了，还有你的DDR2走线是否完全等长，？芯片放的离FPGA距离远吗？地址、控制线的匹配电阻都接了吗？这些肯定都有影响。

还有看你示波器打出来的数据波形很差，不知道是本身PCB上就是这种波形还是探头或者示波器的原因

发表于 2012-8-3 00:28

嗯，芯片放的离FPGA的距离不是很远，数据线我测了下都接看匹配电阻，走线应该是等长的，当然不是那种绝对的等长，非常感谢，明天再认真检查下pcb。

发表于 2012-9-16 20:51

21# zy7598865
您好！请问为什么您的测试时钟和mig核的时钟不一样呢？

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