在做sdram串口实验的时候一直得不到读响应，求助

登录 · 发表于 2013-2-3 23:38

不知道坛里有没有人用过特权同学的sdram串口实验的代码，功能是从0递增写数据到sdram中，然后再读出数据到串口。
我把代码烧到板子上，可是发现不断的输出同一个值，按了复位键之后会变成另外一个值，然后又一直输出这个新值。

用signaltap II看了一下发现sdram读响应一直都没有变化，而写响应在写完成之后还一直会有被拉高。

下面是读响应和写响应的代码：

复制
assign sdram_wr_ack = ((work_state == `W_TRCD) & ~sys_r_wn) | (work_state == `W_WRITE)

| ((work_state == `W_WD) & (cnt_clk_r < 9'd6)); 



assign sdram_rd_ack = (work_state_r == `W_RD) & (cnt_clk_r > 9'd1) & (cnt_clk_r < 9'd10);
我又查看了sdram的工作状态机，发现一直没有进入读状态，而写完之后还是会进入写状态。

求指点。

代码比较长，如果不想看就算了，只求有做过或者有相似经历的前辈给点提示或可能的方向，万分感谢。

发表于 2013-2-4 12:50

又看了一下，写响应在写完之后就没了，这没问题，但是读响应还是一直为低。

发表于 2013-2-4 13:30

现在锁定为fifo的问题，发现从sdram中读数据到fifo中的时候，fifo的use输出一直都是大于256的，而且是一开始就大于256的，不太明白这个use端的输出是什么样的，难道不是指示fifo的使用情况，不是从0开始的吗？

发表于 2013-2-4 15:38

好像都没有人鸟我，我一个人在自问自答，结果自己调出来了。。。
原来是串口发送请求信号那一块出了点问题。。。。

发表于 2013-2-4 21:46

个人感觉不要急着先用SignalTap，先用Modelsim仿真了没问题，再在板子上测
如果这个时候，有问题但是仿真找不到问题（可能有时候TestBench写的不全面）
这时候再用SignalTap来看，比较好

没有看你的代码，不知道这对你解决问题会不会有帮助

发表于 2013-2-5 08:03

没有进入读，那就查状态机跳转的条件是不是满足啊，查状态机是不是有问题等等。

发表于 2013-2-5 08:35

你自己调出来了，不是很好吗，又有所进步了。

发表于 2013-2-5 22:31

jlass 发表于 2013-2-5 08:35
你自己调出来了，不是很好吗，又有所进步了。

解决了就好。
快过年了，都没心思了

发表于 2013-2-9 11:26

ifpga 发表于 2013-2-4 21:46
个人感觉不要急着先用SignalTap，先用Modelsim仿真了没问题，再在板子上测
如果这个时候，有问题但是仿真找 ...

恩恩，因为我testbech还不是很熟练，一旦大一点的程序就不知道怎么分析了，而且还要用到外部的sdram，我不知道应该怎么仿真。另外，我的程序里面verilog和vhdl混用，结果仿真的时候一直报错。。。

发表于 2013-2-9 11:27

jlass 发表于 2013-2-5 08:35
你自己调出来了，不是很好吗，又有所进步了。

是啊，调试一点学多一点

发表于 2013-2-9 11:29

GoldSunMonkey 发表于 2013-2-5 22:31
解决了就好。
快过年了，都没心思了

嗯，大家都过年去了。新年快乐

发表于 2013-2-9 11:29

Backkom80 发表于 2013-2-5 08:03
没有进入读，那就查状态机跳转的条件是不是满足啊，查状态机是不是有问题等等。 ...

已经解决了，谢谢

在做sdram串口实验的时候一直得不到读响应，求助

本帖子中包含更多资源

相关帖子

浏览过的版块

技术新星奖章

伴坛终老

技术奇才奖章

湍急之河流

精华达人奖章

无冕之王奖章

沉静之湖泊

缘定三生

技术导师奖章

核心会员奖章

坚毅之洋流

七世轮回

技术领袖奖章

终身成就奖章

十世金身