verilog hdl中是否有取整操作(函数或指令)

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 楼主| xuxin5406 发表于 2013-4-14 20:57 | 显示全部楼层 |阅读模式
本帖最后由 xuxin5406 于 2013-4-14 21:01 编辑

比如对一个数(24.5)取整,得到24或25都行,不晓得有木有这样的指令?(渴求诸位大虾指教,谢谢!)
ifpga 发表于 2013-4-15 10:43 | 显示全部楼层
是写 testbench 用?

评论

就是一般的模块代码! 比如: module qz(a,b); input [7:0]a; output [7:0]b; initial a = 24.5; b = ????a; //a等于24.5,通过????(取整操作)   发表于 2013-4-15 15:44
zhuyi1234567899 发表于 2013-4-15 12:58 | 显示全部楼层
没有,
 楼主| xuxin5406 发表于 2013-4-15 15:43 | 显示全部楼层
ifpga 发表于 2013-4-15 10:43
是写 testbench 用?

就是一般的模块代码!
比如:
module qz(a,b);
input  [7:0]a;
output  [7:0]b;
initial
a = 24.5;
b = ????a;                         //a等于24.5,通过????(取整操作)变成24或者25,再赋给b
endmodule

大概意思是这样,我要问的就是打问号的地方,不晓得有木有这样的操作?
请多指教,谢谢!
ifpga 发表于 2013-4-15 15:47 | 显示全部楼层
initial 还不是写 testbench
 楼主| xuxin5406 发表于 2013-4-16 19:08 | 显示全部楼层
最后,偶直接赋值,仿真时也成功了!
如:直接将24.5赋给a,仿真时结果默认为24
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