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VHDL能写类似always @posedge(clk) or negedge(clr)的语句吗

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 楼主| tom0606 发表于 2014-4-6 11:56 | 显示全部楼层 |阅读模式
edge, POS, VHDL, se, dc
我在ISE下用VHDL写成
if (clk' event and clk='1') or (clr'event and clr='0') then
  if clr='0' then
  ...  
或
if rising_edge(clk) or falling_edge(clr) then
  if clr='0' then
  ...  
XST都提示unsupported Clock statement.
VHDL是否支持类似写法，如不支持应该怎么写？
在线等答案，谢谢！
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ococ 发表于 2014-4-6 14:33 | 显示全部楼层
一般都这么写：
if clr='0' then
       ……
elsif rising_edge(clk) then
       ……
end if;
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