初学fpga的教训,供大家批判

发表于 2009-11-1 12:09

坚信：时序是设计出来的！

学习，学习，再学习！

发表于 2009-11-30 13:29

看看还是很有价值

发表于 2009-12-11 14:46

5,跨时钟域(哪怕是同一个PLL产生的不同时钟)时,
一定要用高速时钟把低速信号打一下,可以大大提高
系统延时特性;

其实在做FPGA设计的时候时钟域是最需要考虑的，你说的这个情况是从慢的domain到快的domain。
试想如果你要把一个信号从慢的domain转到快的应该怎么样？？
而且经常1个buffer并不能完全保证metastable出现的几率足够小，一般情况下至少需要sync两次，如果想跑到200M以上甚至要做3次。

发表于 2010-1-2 23:27

虽然有的人打压，但我还是觉得楼主的总结还是很好的，支持，技术好多就是要经过这样的讨论的~

发表于 2010-2-16 11:15

楼主很慷慨，受教了。

发表于 2010-2-16 14:08

确实很有帮助啊

发表于 2010-2-22 11:26

谢啦!

发表于 2010-2-23 22:02

我做的到153M不用考虑LVDS在FPGA内部的影响，只要注意引脚分配正好是差分对就好，觉得主要是跟PCB布线有关，要考虑蛇行走线了，不然可能出错

发表于 2010-2-25 00:38

mark 学习了。

发表于 2010-3-31 19:02

谢谢楼主

发表于 2010-4-2 18:33

是不是真的不能超过50M，我以前的做了60，太惭愧了。看样下次得注意了

发表于 2010-9-1 16:51

谢谢分享！

发表于 2010-9-10 15:22

:funk:看看，学学

发表于 2010-9-28 16:51

不错,谢谢分享

发表于 2011-3-2 15:42

分享一下

发表于 2011-3-13 12:44

谢谢、、

发表于 2012-12-2 21:03

都忘光咯。。。

发表于 2012-12-6 23:18

这么老的**还翻啊。

发表于 2012-12-7 21:28

格式乱看的累

发表于 2012-12-7 23:27

至上而下的设计思路才是王道

:D

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