一个SDRAM方面的问题

发表于 2010-1-21 20:13

最近用Verilog写了个SDRAM的控制器，
但工作频率超出100Mhz就会出错，
它的上限应该是133Mhz啊，
是哪有问题呢？

发表于 2010-1-22 09:37

原因可能有两个：
一、SDRAM的时钟相位延时不正确。
二、PBC布线不过关，时钟超过100Ｍ信号质量变差了／。

发表于 2010-1-23 14:01

楼上说的挺好的，
我觉得第二条的可能性更大点，
布线的时候没走好。

发表于 2010-1-23 22:26

恩，第二点的可能性很大，100M的频率布线有较大的讲究

发表于 2010-1-23 23:38

进来学习~~~~~

发表于 2010-2-4 21:08

进了学习，请问100m的频率布线都有什么讲究？

[Actel FPGA] 一个SDRAM方面的问题