手痒了，我也来晒块小板！

这个板子的接口，是为了兼容老产品，所以4个接口插座比较丑！唉，没办法！

看了VVVJ的作品，深有感触呀，干活还是太湖弄！还是有差距呀，得学习呀！板子的覆铜去掉了，这样看着方便，上下是工艺边！去掉内电层的图

公司不允许用PADS，真@￥%……&*，没办法，个人感觉，altium出图，还是不如pads好看！再发一个bottom面

板子违背了几个原则，
1：电源入口不合理，如果电源从右上角如比较合理，但是为了兼容，没办法
2：CPLD的晶振，领导的意思，必须要和28335公用一个，不合理，但是#%……&**@#，用了一个芯片，分成两路晶振信号了
3：板子的上下空间太有限了，如果再给我5毫米的距离，会比现在好得多
4：公司的规定，不让用0603的电阻和电容，原因是实验板，工人焊接困难，@#￥%……&
5：原接口部分，划分不合理。
现在才发现，大公司干活，掣肘太多，还是小公司好呀！

这是第一版，就是个实验板，可以拿出来晒，第二版，就不能拿出来了，还得吃饭呀，呵呵！
希望兄弟们多多提意见哈！

1：电源入口不合理，如果电源从右上角如比较合理，但是为了兼容，没办法


个人觉得在左上挺好的。

学习，我不会布线，嘿嘿。

有几根线太粗，感觉像蚯蚓:P

555555555555
让我们这些小鸟们怎么活啊。。。。。。。。。

看着挺漂亮的.呵呵……厉害

画的不错，功力有一点，赞一个。

像核心板。。。。那么多的接插件。。。

0603的电阻电容焊接困难么？

偶像 努力

还用28335啊，都缺货了，换个CPU吧

呵呵，我从来没布过这么高密度的板，看起来很不错很整齐的样子。

那条长长的CLOCK看着的确有些不舒服。

无奈呀，那条长长的clock，实际上做了包地处理，但是由于CPLD的clock不是两边都是地，所以，正面那条短线，没有包地，还将28335的晶振输出端，连接到了CPLD的另一个晶振输入端，如果EMC不好，就用这条吧，呵呵，另外，尽量跟领导争取，第二版用独立的晶振！

电源的入口是这样，由于从左上入电源，但是通信的两个can和复位芯片，用到是5伏的电源，这个是为了尽量用公司库里面现有的芯片，减少库存芯片的种类！现有的布局，电源层的分割，五伏电源横穿整版，不好！最好的方式是，各个电源层，只在他供电的电源区域。不要横穿到不是其他的电源区域。

为什么高手们走线都这么顺呢
俺也就偶尔布布线
都是交叉来交叉去的
那个乱啊

PS：借个地问下，信号线是不能穿越电源电路么，给个解释，谢谢。。

画得不错哦，学习学习！！！

再回个
好漂亮啊