我这条语句有问题么？？？verilog 急

always@(posedge clk )
begin
   if(!rest_n)
       begin
           clk_out<=1'b0;
        end
   if(en==1)     
       begin
           clk_out<= ~clk_out;
       end
   else
       begin
            clk_out<= clk_out;
       end
end

在modelsim 中无法显示 clk_out 信号啊!!!

在testbench中先把clk_out初始化为0或者1，不然默认是X，你当然看不出来波形
initial
    begin
    clk_out=0;
xxxxxxx....
end

或者照你的写法先给一个复位信号

起码在if(en==1)之前加个else，否则你的rest_n和en到底哪个有效？