Xilinx v6系列dds IP核问题

初来乍到向各位请教一个问题：
最近我在用V6做edgeqam，其中要用8个dds合成ad9739的ddr数据。
目前在用dds输出单音信号进行调试，调试时发现一个问题---8个dds输出有时会不同步（一个sin是用8个dds输出拼凑而成，）。chipscope截图如附件 err_u4，其中可以看出u4的应“左移”一个clk周期后纵向来看相位才是连续的。且dds只有在改变“相位增量（phase Increment）”的情况下才会出现此类问题，我试验过"programmable"型和"streaming"型数据输入形式，都有这个问题，希望各位能帮忙分析下，谢谢:)

没用过，不敢妄论

不懂，帮顶

;P我都顶过了

谢谢各位的帮忙，我再简化点说：
就是想让8个dds同时输出，我的clk和数据信号都建立好了，然后吧rst信号从逻辑高置为逻辑低，dds开始工作，但是发现8个dds有一定几率不同时工作....这个问题可能出在哪里了呢？

rst是dds的 rst管脚

谢谢各位的帮忙，我再简化点说：
就是想让8个dds同时输出，我的clk和数据信号都建立好了，然后吧rst信号从逻辑高置为逻辑低，dds开始工作，但是发现8个dds有一定几率不同时工作....这个问题可能出在哪里了呢？ ...
celesius 发表于 2011-7-15 09:28

听说去好像不难哦,就是8个相同的东西同时工作嘛.
不过我没用过这个IP,不敢妄言.

可以试试2个dds,看能不能同时工作.

:lol

7# AutoESL
一直慢慢调调，如AutoESL所说的这样