如何将自己写的VHDL/verilog模块封装成IP核?

看到之前的一个帖子，“把综合选项里的“Add I/O Buffers”去掉，综合，生成的ngc网表再加上你自己做的一个wrapper文件（就是只有端口列表的.v或者.vhd文件）”，不明白的是wrapper文件的格式是什么，哪位大侠给个例子看看，谢谢！

就是把你综合网表时候的顶层文件加以修改就行了.
VHDL的话就是留下entity和一个空的architecture.
Verilog就是留下port.
然后把这个文件和综合出来的NGC文件放在同一目录下就行了.

本版有这个问题,可以往前翻翻看

之前的问题,最后回复就是LZ贴出来的那个,我想LZ应该是想知道怎么写,所以才发了这个问题.

就是把你综合网表时候的顶层文件加以修改就行了.
VHDL的话就是留下entity和一个空的architecture.
Verilog就是留下port.
然后把这个文件和综合出来的NGC文件放在同一目录下就行了. ...
SuperX-man 发表于 2011-8-10 11:03

依照操作，编译、执行都能通过，可是仿真没有结果？