刚学verilog，问几个verilog小问题

发表于 2013-5-9 22:20

1.timescale是可以随便写在任何一个模块前面么，还是一定要写在测试程序前呢？
2.几个模块一起调用时，不同的模块钱timescale不同，测试码中的时钟周期是那个呢/
3.可不可以把所有input，output都写成inout呢，这样语**错吗
求教啊，谢谢了

发表于 2013-5-9 23:46

1.`timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度，只有在仿真模块起作用。
2. 1已经回答你了。
3. 不可以