verilog的问题

一个时钟能不能做多次操作<br /><br />例如：<br /><br />assign&nbsp;Out&nbsp;=&nbsp;po;<br /><br />always&nbsp;@(posedge&nbsp;Clk)<br />begin<br />&nbsp;&nbsp;&nbsp;&nbsp;for&nbsp;(i=1;i&lt8;i=i+1)<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;po&nbsp;&lt=po+1;<br />end<br /><br />这样输出端口是不是不能得到7次的计数值？always()是不是<br />只能一个时钟一个输出响应？<br />谢谢!&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;

应该是可以的。你的静态循环语句将被综合成一个组合逻辑，只要你的组合逻辑电路的速度足够快就可以在一个时钟周期里完成。

这类语句可以在测试程序中编写。多用一些&nbsp;，case类的语语....