关于QII和ACTEL 没有用特殊资源

发表于 2008-3-23 22:10

module tiaoshi(key1,key2,key3,rst,write_en); input  key1,key2,key3,rst; output  write_en; reg      write_en; always@(posedge key1 or posedge key2 or posedge key3 or posedge rst) begin if(rst||key3) begin write_en&lt=1'b0; end else begin write_en&lt=1'b1; end end endmodule 就上面这段代码不能通过 而且不知道是什么原因错误!如果把write_en设为寄存器不输出,能通过综合,否则不能通过.

发表于 2008-3-23 23:31

你的代码中key1 key2 没有用到，建议修改代码为 module tiaoshi(key1,key2,key3,rst,write_en); input  key1,key2,key3,rst; output  write_en; reg      write_en; always@( posedge key3 or posedge rst) begin if(rst||key3) begin write_en&lt=1'b0; end else begin write_en&lt=1'b1; end end endmodule

发表于 2008-3-24 07:50

如果在这样的话 write_en&lt=1,就不执行了.我开始的代码就是在key1 和 key2时 执行write_en&lt=1啊!况且就算是改成这样后 综合还是不能通过啊1

发表于 2008-3-24 17:20

上述代码可以在Synplify编译通过，你是否用的是Synplify综合器？

发表于 2008-3-24 22:18

我的理解： 尽管一个always中有2个以上posedge并不违反语法，但是各家DFF的结构都差不多，实现always@(posedge CLK or posedge Reset_)这样典型的异步复位电路没问题，但是物理实现更多posedge实在是太难为EDA工具了。

发表于 2008-3-28 16:23

能通过了.

[Actel FPGA] 关于QII和ACTEL 没有用特殊资源

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