请教一个Verilog问题！

只看该作者 · 2007-8-27 01:06

小弟编写的这个程序是想让FPGA在高电平时输出一个数，而在低电平时输出另一个数，为什么在看仿真波形时只有低电平时的数呢？请各位大虾指点指点！

module ssj (
            //input
            clk1k,
            //output
            datan,
            dataa,
            datar
            );
input clk1k;
output [9:0]datan;
output [5:0]dataa;
output [2:0]datar;

wire [9:0]datan;
wire [5:0]dataa;
wire [2:0]datar;

reg [9:0]temp1;
reg [5:0]temp2;
reg [2:0]temp3;
/********************************/
always @(temp1 or temp2 or temp3)
    begin
      if(clk1k==1)
        begin
            temp1<=10'b00_0100_1110;
            temp2<=6'b11_0000;
            temp3<=3'b101;
        end
      else
        begin
            temp1<=10'b00_0100_1111;
            temp2<=6'b01_1000;
            temp3<=3'b101;
        end
    end
assign      datan=temp1;
assign        dataa=temp2;
assign        datar=temp3;

/**********************************/
endmodule